[VHDL编程] ug230

说明：Xilinx Spartanman-3e starter kit user s mannual 含多种常见接口信息 -Xilinx Spartanman-3e starter kit user s mannual containing multiple common interface information
<于水> 在 2024-11-18 上传 | 大小：5.33mb | 下载：0

[VHDL编程] stratix_handbook

说明：Altera 公司生产的FPGA系列中的高端产品stratix一代用户手册这个也能从Altera官方网站上下载。-Altera' s FPGA series production of high-end products stratix generation of user manuals that are downloaded from the Altera website.
<carris> 在 2024-11-18 上传 | 大小：5.32mb | 下载：0

[VHDL编程] MSP430-car-solution-with-Proteland-source-code

说明：MSP430小车解决方案含Protel和源代码.包括电动车跷跷板，简易智能电动车，悬挂运动控制系统，自动往返电动小汽车。-MSP430 car solution with Protel and source code. Seesaw including electric cars, Mini Mental electric vehicles, suspension motion control system, automatic and
<冯浩> 在 2024-11-18 上传 | 大小：5.33mb | 下载：0

[VHDL编程] CPU

说明：多周期CPU设计，使用Verilog HDL语言编程，实现MIPS的指令系统。-CPU design with verilog hdl language.Instructions from MIPS.Something in detial is not perfect.
<Po> 在 2024-11-18 上传 | 大小：5.32mb | 下载：0

[VHDL编程] finial_test

说明：卷积码和Viterbi译码的源程序，在Xilinx ISE环境下使用Verilog编写，有助于卷积码和Viterbi译码的学习-Convolutional codes and Viterbi decoding of the source, in the Xilinx ISE environment, use of Verilog prepared to help convolutional codes and Viterbi decod
<lxz> 在 2024-11-18 上传 | 大小：5.33mb | 下载：0

[VHDL编程] dds_xu

说明：直接数字频率合成器的VHDL完全源码，经测试可以正常使用，仿真正常-Direct Digital Frequency Synthesizer
<5sdasd> 在 2024-11-18 上传 | 大小：5.33mb | 下载：0

[VHDL编程] PMSM-coder-angle

说明：永磁同步电机编码器角度测量程序，verilog编程-The PMSM encoder angle program
<L.Chen> 在 2024-11-18 上传 | 大小：5.33mb | 下载：0

[VHDL编程] trajectory_planning_2011_11_09

说明：运用FPGA，创建NIOS2处理器，进行机器人逆运动学的轨迹规划，采用的是ALTERA 的飓风2处理器，处理速度非常快-The use of the FPGA, create NIOS2 processor, inverse kinematics, trajectory planning, the the ALTERA hurricane 2 processor, the processing speed is very fast
<沙佑平> 在 2024-11-18 上传 | 大小：5.34mb | 下载：0

[VHDL编程] Program

说明：用ALTERA公司的FPGA写的网卡W5300程序-W5300 in fpga
<hasijing> 在 2024-11-18 上传 | 大小：5.33mb | 下载：0

[VHDL编程] jisuanqi

说明：fpga开发板实现按键两位数加减乘除运算。通过数码管显示-FPGA development board to achieve key two digit add, subtract, multiply and divide operations. Through the digital tube display
<tangfei> 在 2024-11-18 上传 | 大小：5.33mb | 下载：0

[VHDL编程] SDRAM_96M

说明：基于FPGA的SDRAM串口实验，verilog语言写的，附件里是做实验的工程，连上串口，下进去就有数据了，波特率9600，一个停止位，SDRAM时钟是96MHz，数据时FPGA自动产生的，正确输出结果是00到FF递增一，再循环。这个工程警告比较少，基本是故意为之的警告，时序也已经收敛。-FPGA-based SDRAM serial experiments, verilog language written annex is to d
<Grace> 在 2024-11-18 上传 | 大小：5.33mb | 下载：0

[VHDL编程] 3-8decoder

说明：3-8线译码器，输入为3位的二进制数字，进行译码，得到有效数字(3-8 wire decoder, input to 3 bits of binary digit, carry on decoding and get effective number.)
<薰衣草1> 在 2024-11-18 上传 | 大小：5.32mb | 下载：0