[VHDL编程] 引爆器

说明：数字密码引爆器的输入描述：1、 在开始输入密码以前的等待状态，首先要按READY键，表示目前准备就绪，可以输入数字密码；2、 当引爆事件发生后，应该回到等待状态，设置WAIT_T键；3、 如果输入密码不正确，此时要操作READY和WAIT_T是不起作用的，必须由设计人员重新设置到等待状态，设置SETUP键，SETUP为内部按键，操作人员应该不能接触；4、 确定密码输入后，要设计一个点火按键FIRE；-digit passwords de
<刘卫> 在 2025-02-14 上传 | 大小：24kb | 下载：0

[VHDL编程] two_d_dct_serial

说明：altera公司提供的适用于包涵DSP内核的FPGA的二维DCT变换源码，语言是：verilog 性能不错，不过资源消耗有点大，可以用来学习多项式变换的DCT算法-ALTERA companies covered in the application of FPGA DSP core 2D DCT source language is : Verilog performance is good, but a bit large cons
<猪猪> 在 2025-02-14 上传 | 大小：24kb | 下载：1

[VHDL编程] CPUverilog

说明：pic cpu source code. it is writed in the verilog source code. it can work on the 40Mhz high speed.
<詹伟业> 在 2025-02-14 上传 | 大小：24kb | 下载：0

[VHDL编程] wom_kg

说明：系统时钟的VHDL电路，适合有一定经验的编程人员，希望能对你们有帮助。-VHDL system clock circuit suitable for a certain programming experience, you want to help.
<ghjghj> 在 2025-02-14 上传 | 大小：24kb | 下载：0

[VHDL编程] frame_sync

说明：帧同步模块的Veriolog源码。 在ModelSim下的一个工程。有测试文件。-fr a me synchronization module Veriolog source. The ModelSim of a project. A test document.
<刘仪> 在 2025-02-14 上传 | 大小：24kb | 下载：1

[VHDL编程] hdl_coding_style

说明：HDL编程风格，很有用,希望对大家有所帮助。-HDL programming style, very useful, we want to help.
<张丰> 在 2025-02-14 上传 | 大小：24kb | 下载：1

[VHDL编程] interpolation_FIR

说明：Interpolation FIR Design Example for Stratix Devices
<Jack> 在 2025-02-14 上传 | 大小：24kb | 下载：0

[VHDL编程] fft1024

说明：1024点fft verilog hdl-1024-point fft verilog hdl
<> 在 2025-02-14 上传 | 大小：24kb | 下载：0

[VHDL编程] chuangbingzhuanhuan

说明：一个用verilog写的串行传输到并行传输的程序，在quaters下编的-Using Verilog to write a serial transmission to the parallel transmission of the procedure, under the quaters
<王金栓> 在 2025-02-14 上传 | 大小：24kb | 下载：0

[VHDL编程] vhdlexample

说明：详细功能:曾经学习VHDL时公司老工程师给的的经典实例，互相学习。-Detailed features: when the company had to learn VHDL Engineer to the old classic examples, learn from each other.
<万葵> 在 2025-02-14 上传 | 大小：24kb | 下载：0

[VHDL编程] inc

说明：0到9加计数 9到0减计数 -0-9 plus 9-0 count by count
<> 在 2025-02-14 上传 | 大小：24kb | 下载：0

[VHDL编程] fir_using_FPGA

说明：基于verilog的fir滤波，并带matlab仿真-Verilog-based filtering of fir and bring matlab simulation
<宇天> 在 2025-02-14 上传 | 大小：24kb | 下载：0