[VHDL编程] chipscope_lab_files

说明：关于ChipScope Pro很好的实例教程-Good examples on the ChipScope Pro Tutorial
<柳园> 在 2024-11-18 上传 | 大小：5.59mb | 下载：0

[VHDL编程] source

说明：关于verilog的ppt可见 学习一下吧 很有用的说-Ppt on verilog to learn about it can be seen that useful
<maxwell> 在 2024-11-18 上传 | 大小：5.61mb | 下载：0

[VHDL编程] RSCode_XuChaojun

说明：徐朝军的博士论文，详细的介绍了RS编码解码算法以及进行了性能分析。-Doctor paper from Xu Chaojun . A detailed descr iption of RS encoding and decoding algorithms and performance analysis
<zcxvegeta> 在 2024-11-18 上传 | 大小：5.61mb | 下载：0

[VHDL编程] FPGA_3D

说明：基于FPGA的3D头盔显示设备研究事实上是-Display device of FPGA-based 3D helmet
<qinxiangfu> 在 2024-11-18 上传 | 大小：5.6mb | 下载：0

[VHDL编程] DDS

说明：基于FPGA EP3C16芯片的DDS信号发生器程序，包含了12864液晶显示，DAC0832数模转换，功能实现，引脚已配置部分-FPGA EP3C16 chip-based DDS signal generator program contains 12,864 LCD, DAC0832 digital-to-analog conversion, the function, the pin configuration section
<周涛> 在 2024-11-18 上传 | 大小：5.59mb | 下载：0

[VHDL编程] gailiangban

说明：基于fpga的平台，用verilog，写的一个可以表白的工具-can be use to show love
<Thoms Peter> 在 2024-11-18 上传 | 大小：5.6mb | 下载：0

[VHDL编程] test1

说明：并编写机器码程序求1至100内能被4整除的全部自然数的和，验证该CPU核心的正确性。- write machine code program for 1 to 100 of all natural number can be divisible by 4 and, verify the correctness of the CPU core.
<huang> 在 2024-11-18 上传 | 大小：5.59mb | 下载：0

[VHDL编程] spi_flash_controler

说明：w25q64 spi flash verilog code .use xilinx ise .
<zhufull> 在 2024-11-18 上传 | 大小：5.6mb | 下载：0

[VHDL编程] RS_422

说明：在K7FPGA上利用verilog语言编写的RS422串口，由于没找到Verilog所以选择了VHDL(On the K7FPGA, using Verilog language RS422 serial port, because did not find Verilog, so chose VHDL)
<allen3zsy > 在 2024-11-18 上传 | 大小：5.61mb | 下载：0

[VHDL编程] MCPU

说明：多周期CPU的verilog代码，用vivado可以仿真出波形(multi-cycle CPU by verilog and using vivado to simulate.)
<Lsinger > 在 2024-11-18 上传 | 大小：5.6mb | 下载：0

[VHDL编程] soble

说明：基于FPGA的Sobel边缘检测算法的实现与仿真。此程序提供算法的verliog实现。(Implementation and Simulation of Sobel edge detection algorithm based on FPGA. This program provides the verliog implementation of the algorithm.)
<我是陌陌同学 > 在 2024-11-18 上传 | 大小：5.6mb | 下载：0

[VHDL编程] seg_1

说明：计时模块，数码管显示，格式：时，分，秒。用于初学者参考学习(Time module, digital tube display, format: time, minute, second)
<1Q84> 在 2024-11-18 上传 | 大小：5.6mb | 下载：0