[VHDL编程] example4

说明：拨码开关对应数码管显示 几年以前用vhdl写的 -vhdl
<李志> 在 2025-02-24 上传 | 大小：29kb | 下载：0

[VHDL编程] audio_bargraph

说明：Allows to display an audio bargraph (peak meter and vu meter) of a HD-SD SDI embedded audio signal .
<Jacques> 在 2025-02-24 上传 | 大小：29kb | 下载：0

[VHDL编程] 8BITCONDITIONALSUMADDER

说明：it is verilog code for 8 bit conditional sum adder using veriwe-it is verilog code for 8 bit conditional sum adder using veriwell
<kaleem> 在 2025-02-24 上传 | 大小：29kb | 下载：0

[VHDL编程] divider

说明：verilog divider hardware
<dumbmage> 在 2025-02-24 上传 | 大小：29kb | 下载：0

[VHDL编程] Mealy

说明：mealay model with testbench
<Junaid> 在 2025-02-24 上传 | 大小：29kb | 下载：0

[VHDL编程] chua_syn

说明：采用multisim2000电路软件对蔡氏混沌电路以及蔡氏混沌电路的同步进行实现。-Software used multisim2000 circuit and Chua' s chaotic Chua' s chaotic circuit in parallel circuit to achieve.
<高建明> 在 2025-02-24 上传 | 大小：29kb | 下载：0

[VHDL编程] yanu_latest.tar

说明：YANU yet another vhdl uart core
<Joe> 在 2025-02-24 上传 | 大小：29kb | 下载：0

[VHDL编程] 6ChannelAutoReverseSequential

说明：HEX source code for LED display
<wilsonpaul> 在 2025-02-24 上传 | 大小：29kb | 下载：0

[VHDL编程] sdram_ctrl

说明：sdram 控制器 含testbench-sdram controller with testbench
<kewell> 在 2025-02-24 上传 | 大小：29kb | 下载：0

[VHDL编程] system05_latest.tar

说明：6805 compatible CPU Core 6805 compatible core - 4 x 8 bit Parallel I/O ports - Dual 8 bit Timer - MiniUART compatible with 6850 ACIA. - Runs with an E clock of 12.5MHz and system clock of 25MHz
<amin> 在 2025-02-24 上传 | 大小：29kb | 下载：0

[VHDL编程] SCH_FPGA

说明：lattice XP FPGA开发板原理图，由Lattice代理商开发-Lattice XP FPGA demo schematic
<Sundongfang> 在 2025-02-24 上传 | 大小：29kb | 下载：0

[VHDL编程] synthesis_coursework.tar

说明：Synthesis of Digital Architectures
<yiyuzhiming> 在 2025-02-24 上传 | 大小：29kb | 下载：0