[VHDL编程] pll

说明：用VHDL写的数字锁相环程序 pll.vhd为源文件 pllTB.vhd为testbench-pll.vhd : PLL written in VHDL hardware language. pllTB.vhd is a test program for pll.vhd.
<孙犁> 在 2025-03-14 上传 | 大小：109kb | 下载：1

[VHDL编程] 数据结构c描述习题集答案

说明：减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能，可以进行自增和自减计数，其计数周期为2^N（N为二进制位数）。 二、设计原理 输入/输出说明： d：异步置数数据输入； q：当前计数器数据输出； clock：时钟脉冲； count_en：计数器计数使能控制（1：计数/0：停止计数）； updown：计数器进行自加/自减运算控制（1：自加/0：自减）； load_d-a counte
<tutu> 在 2025-03-14 上传 | 大小：109kb | 下载：0

[VHDL编程] Image-Enhancement

说明：VHDL实现图像增强的文件说明，内容详细-VHDL realization of image enhancement, file descr iption, detailed
<迷呼虫> 在 2025-03-14 上传 | 大小：110kb | 下载：0

[VHDL编程] or3

说明：or3,实现3输入，或操作；模块输入，仿真时序图、功能图。-The simulation example or3
<beginner> 在 2025-03-14 上传 | 大小：110kb | 下载：0

[VHDL编程] Lab2_Part2

说明：converts a 4-bit binary code to 2-digital BCD code in verilog code. Implements on educational kit Altera MAX7000s EPM7128SLC84-7.
<Henna Tan> 在 2025-03-14 上传 | 大小：110kb | 下载：0

[VHDL编程] SGDMA_dispatcher

说明：SGDMA包含以下特性： l 根据描述符进行中断使能 l 包传输长度限制 l 视频帧缓冲驻留 l 不对齐存储器访问 l 静态和可编程突发处理 l 数据位宽高达1024-bit l 独立的收发描述符缓冲 l 支持64-bit地址 (必须使用 Qsys 12.1或之后的版本) l 4GB缓冲传输 l 可编程跨越（以字为单位） l 可编程添加描述符 l 用户可定制功能（提高逻辑和存储器利用率）-
<rachel> 在 2025-03-14 上传 | 大小：110kb | 下载：0

[VHDL编程] biquad_latest.tar

说明： IIR filter with two poles and two zeros
<tjayaprakash> 在 2025-03-14 上传 | 大小：110kb | 下载：0

[VHDL编程] fpga errata

说明：dont download it, because it is fake
<friede17> 在 2017-04-22 上传 | 大小：109.03kb | 下载：0

[VHDL编程] serialtest

说明：rs232 serialtest in verilog
<Ni Ni > 在 2025-03-14 上传 | 大小：110kb | 下载：0

[VHDL编程] Verilog的135个经典设计实例

说明：编程基础包括一些实用例子，有中文注释，可以直接阅读(Programming basis, including some practical examples, there are Chinese notes, you can read directly)
<hfw6310 > 在 2025-03-14 上传 | 大小：110kb | 下载：0

[VHDL编程] 现代信号处理2014真题

说明：网易旗下利用大数据技术提供移动互联网应用的子公司,过去8年,先后推出有道词典、有道翻译官、有道云笔记、惠惠网、有道推广、有道精品课、有道口语大师等系列产品。(NetEase's subsidiary of big data technology provides mobile Internet applications. In the past 8 years, it has launched products such as Youd
<兵880> 在 2025-03-14 上传 | 大小：110kb | 下载：0

[VHDL编程] Verilog的135个经典设计实例

说明：Verilog HDL的13个经典实例。经过验证，值得学习(The 13 Verilog HDL classic examples. After verification, worth learning)
<我法提了> 在 2025-03-14 上传 | 大小：110kb | 下载：0