[VHDL编程] showhand

说明：一个基于FPGA的人机对战梭哈游戏，包括键盘操作，屏幕显示。开发环境是quartus ii 8.0。由于工程文件过大，只含有源码，管脚绑定文件，已经综合电路-A FPGA-based man-machine battle Stud games, including keyboard, display screen. Development environment is quartus ii 8.0.
<czw> 在 2025-04-25 上传 | 大小：255kb | 下载：0

[VHDL编程] div3

说明：实现三分频功能，占空比为50 ，可以很好的用于解决课程设计问题！-This is used for divide the frequency,and the duty cycle is 50 .
<> 在 2025-04-25 上传 | 大小：255kb | 下载：0

[VHDL编程] lsd

说明：VHDL流水灯测试通过，对初学者非常好的帮助。-The VHDL light water testing by the very good help for beginners.
<hsj> 在 2025-04-25 上传 | 大小：255kb | 下载：0

[VHDL编程] Counter-and-digital-tube-display

说明： 本文十、十二、十六，、六十进制计数器各一个，然后通过数据扫描分时模块与译码器模块在五个数码管上显示计数过程，六十进制计数器高、地位在不同数码管上显示。之后对程序进行调试和运行及仿真，仿真结果符合设计要求时使用JTAG下载到可编程器件中实现软、硬件结合。-This article ten, 12, 16, and six decimal counter counting process, six decimal counter, the
<胡伟红> 在 2025-04-25 上传 | 大小：255kb | 下载：0

[VHDL编程] DE2_CCD

说明：使用DE2开发板、CCD摄像头和VGA显示器，实时对人脸进行跟踪，可以随着人脸的前后移动，VGA显示不同的大小图案-The DE2 board CCD camera and a VGA monitor, real-time face tracking, can be mobile as the face of the front and rear, VGA display different patterns of size
<huoi> 在 2025-04-25 上传 | 大小：255kb | 下载：0

[VHDL编程] bcd7seg

说明：program vhdl bcd to 7segment altera de2
<elen> 在 2025-04-25 上传 | 大小：255kb | 下载：0

[VHDL编程] abc

说明：用VERILOG编写的FPGA控制vga显示的源码-FPGA control the vga display the source code written in VERILOG
<雄丽> 在 2025-04-25 上传 | 大小：255kb | 下载：0

[VHDL编程] D-flip-flop

说明：D 触发器的描述 寄存器的行为 描述 -D flip-flop registers describe the behavior described in the behavior described register
<xiaopeng> 在 2025-04-25 上传 | 大小：255kb | 下载：0

[VHDL编程] jianfa_sub

说明：基于FPGA的减法器的verilog程序源代码-FPGA-based subtractor verilog source code
<jiabaoqi> 在 2025-04-25 上传 | 大小：255kb | 下载：0

[VHDL编程] udpip_literature

说明：Paper on UDP An analysis of FPGA-based UDP/IP stack parallelism for embedded Ethernet connectivity -Paper on UDP An analysis of FPGA-based UDP/IP stack parallelism for embedded Ethernet connectivity
<PADDU> 在 2025-04-25 上传 | 大小：255kb | 下载：0

[VHDL编程] FPGA-mearly-Quartus

说明：基于FPGA的状态机程序例程设计。使用的是Mearly型状态机。通过此状态及设计过程来熟悉在Quartus中状态机的设计方法-FPGA based state machine routine design. Using Mearly type state machine. With this status, and the design process to become familiar with the design method
<叶东林> 在 2025-04-25 上传 | 大小：255kb | 下载：0

[VHDL编程] exa1

说明：8位全加器，为EDA的第一个实验，由半加器和或门组成-8 full adder bit EDA experiment first simple experiment, through the OR gate constructed with half-adder
<朱孟元> 在 2025-04-25 上传 | 大小：255kb | 下载：0