[VHDL编程] sdram-controller

说明：使用于FPGA上的通用sdram controller模块，用于在FPGA上实现sdram接口-Used in general sdram controller on FPGA module for the interface in the FPGA to achieve sdram
<黄宸懿> 在 2025-04-23 上传 | 大小：2.35mb | 下载：0

[VHDL编程] FSMDesigner4-4.2.tar

说明：Finite State Machine Designer
<Richard Klein> 在 2025-04-23 上传 | 大小：1.94mb | 下载：0

[VHDL编程] q

说明：tlc5510接口电路仿真程序，主要是在quaturs2软件中运行-The Technique of The Connection between The TLC5510 8-bit High-Speed
<yangguanglei> 在 2025-04-23 上传 | 大小：1kb | 下载：0

[VHDL编程] SEG

说明：7段译码器 吉林大学短学期CPLD实习程序 通过四位拨码开关进行编码，让硬件电路将编码转换成对应的七段码，并将七段码送至数码管进行显示，其中该电路能够输出0到F的16个字符-7 decoder CPLD Jilin University internship program through short-term four DIP switch coded, so that hardware will be encoded into
<吴琦轩> 在 2025-04-23 上传 | 大小：99kb | 下载：0

[VHDL编程] BCD

说明：编译完成并分配了管脚后，利用EDA6000启动电路，利用两个四位拨码开关实现两个BCD码的输入，通过数码管显示的结果表明电路设计结果符合预期，能正确的完成BCD码的加法。-Compilation and distribution of the pin, the use of EDA6000 start circuit, using two four DIP switches to achieve two BCD code input,
<吴琦轩> 在 2025-04-23 上传 | 大小：158kb | 下载：0

[VHDL编程] count

说明：吉大短学期CPLD实习程序 可逆10 进制计数器，用1 位拨码开关进行加减控制：输入为0 时进行加计数，当输入为1 时进行减计数；用1 位拨码开关进行同步清零控制：输入为0 时清零，输入为1时正常计数。计数结果用数码管显示-Chittagong short term internship program CPLD reversible binary counter 10, with an addition and subtracti
<吴琦轩> 在 2025-04-23 上传 | 大小：136kb | 下载：0

[VHDL编程] key

说明：吉大短学期CPLD实习程序 利用状态机合理的完成了按键去抖的工作，利用EP1C240C8搭建起来的硬件电路能够按照设计者的思路正常工作按照需要的完成了去抖的任务-Chittagong short term internship program CPLD reasonable use of state machine to complete the work of the keys to the shaking, the use of
<吴琦轩> 在 2025-04-23 上传 | 大小：64kb | 下载：0

[VHDL编程] qiangdaqi

说明：吉大短学期CPLD实习程序 设计一个 4 路抢答器，当按下抢答键开始抢答，设置 4 个按键作为 4 路抢答开关，4 个LED 作为抢答显示，一旦抢答成功，蜂鸣器发声，与抢答开关对应的 LED 亮 -Chittagong short term internship program CPLD design a 4-way Responder, Responder to start when you press the answer
<吴琦轩> 在 2025-04-23 上传 | 大小：184kb | 下载：0

[VHDL编程] LEDdianzhenxianshi

说明：吉大短学期CPLD实习程序 能够完成汉字的循环显示，显示的速度能够通过时钟信号加以控制。 在16×16 LED 点阵上显示汉字-Chittagong short term internship program CPLD to complete the cycle of Chinese characters display, the display speed can be controlled by the clock sign
<吴琦轩> 在 2025-04-23 上传 | 大小：145kb | 下载：0

[VHDL编程] CoreSPI_21_eval

说明：SPI IP核源码，包括Verilog和VHDL两种语言源码-SPI IP core source code, including the two languages ​ ​ Verilog and VHDL source code
<任林枫> 在 2025-04-23 上传 | 大小：614kb | 下载：0

[VHDL编程] fpga_verilog_lcd

说明：基于FPGA的步进电机控制 包括LCD控制，步进电机原理与控制，并附有代码-verilog。-FPGA-based stepper motor control, including LCD control, stepper motor theory and control, together with code-verilog.
<罗玉明> 在 2025-04-23 上传 | 大小：581kb | 下载：0

[VHDL编程] ModelSim---Xilinx

说明：很好的Xilinx编译的说明文档 CSDN的博客-Good documentation compiled Xilinx CSDN' s blog
<闻阿长> 在 2025-04-23 上传 | 大小：9kb | 下载：0