资源列表

« 1 2 ... .63 .64 .65 .66 .67 1668.69 .70 .71 .72 .73 ... 4311 »

[VHDL编程FPGAs_in_a_nutshell

说明:This rar files contains the presentation about FPGA and CPLD .
<Tushar> 在 2025-03-16 上传 | 大小:340kb | 下载:0

[VHDL编程fsk_demodulation

说明:FSK的解调过程,及仿真图形,改变输入可以得到不同的输出结果-FSK demodulation process, and simulation graphics, change the input can have different output
<纪雪莲> 在 2025-03-16 上传 | 大小:340kb | 下载:0

[VHDL编程FIFO

说明:FPGA实现FIFO模块,用于异步数据处理,作为高速缓冲CACHE-FPGA realization of FIFO module for asynchronous data processing, as the cache CACHE
<王军> 在 2025-03-16 上传 | 大小:340kb | 下载:0

[VHDL编程C_Based_System_Level_Design

说明:SYSTEMC设计手册 C_Based_System_Level_Design-C_Based_System_Level_Design
<zhang> 在 2025-03-16 上传 | 大小:340kb | 下载:0

[VHDL编程lcd

说明:用Verilog写的数码管动态显示代码,可以直接使用,在quartus ii软件9.0以上版本运行-Verilog digital control with dynamic display of written code, can be used directly in the quartus ii software, version 9.0 or above to run
<陈飞> 在 2025-03-16 上传 | 大小:340kb | 下载:0

[VHDL编程dilbalu_fir1

说明:fir coding in vlog in fpga
<dileepkumar> 在 2025-03-16 上传 | 大小:340kb | 下载:0

[VHDL编程code-

说明:消抖代码 应用于fpga 基础实验 常用-Debounce code commonly used in basic experimental fpga
<> 在 2025-03-16 上传 | 大小:340kb | 下载:0

[VHDL编程Camera_Interface_Verilog

说明:该源代码包是基于片上系统的摄像头接口的Verilog语言程序,它包括以下5部分:RTL源代码,测试平台,软件仿真C代码,FPGA综合时的sdc和ucf文件,说明文档。-This source code package is the camera interface module based on the SoC use Verilog language. It has the following 5 parts: RTL code, t
<jinjin> 在 2025-03-16 上传 | 大小:340kb | 下载:0

[VHDL编程Design-of-taxi-meter-Based-on-FPGA

说明:本文分析了当前国内外出租车计费系统的基本组成和工作原理及主要的两种设计方式:基于单片机的设计方式和基于FPGA的设计方式;并对这两种实现方式的优点和缺点进行分析,比较后确定本系统的方案:基于FPGA的出租车计费系统的设计。-This paper analyzes the current taxi charging system at home and abroad, working principle and basic compone
<陈一> 在 2025-03-16 上传 | 大小:340kb | 下载:0

[VHDL编程shumaguan

说明:利用VerilogHDL驱动数码管的一种方法-Use VerilogHDL drive a method of digital tube
<朱浩> 在 2025-03-16 上传 | 大小:340kb | 下载:0

[VHDL编程count

说明:非常简单的计数器,在ISE下调用计数器IP核,使用verilog开发得到的。-Very simple counter, under the invocation counter in the ISE IP cores, development has been the use verilog.
<洪依> 在 2025-03-16 上传 | 大小:340kb | 下载:0

[VHDL编程quanjieqi

说明:基于EDA开发系统箱上实现2位全减器的VHDL编程语言,附带波形仿真。-EDA development system based on the realization of two boxes full subtracter in VHDL programming language, with wave simulation.
<小熊> 在 2025-03-16 上传 | 大小:340kb | 下载:0
« 1 2 ... .63 .64 .65 .66 .67 1668.69 .70 .71 .72 .73 ... 4311 »

源码中国 www.ymcn.org