资源列表
[VHDL编程] FIFO
说明:一个先入先出FIFO的VHDL实现,程序经过了编译验证。-A FIFO FIFO to achieve the VHDL, verification procedures have been compiled.<Robert Shen> 在 2025-03-04 上传 | 大小:446kb | 下载:0
[VHDL编程] tri_ramp_gen
说明:an 8-bit triangle/ramp wave generator based on altera fpga<abu_faisul> 在 2025-03-04 上传 | 大小:446kb | 下载:0
[VHDL编程] 4x4Key_daisy090708
说明:使用Altera公司的FPGA进行VHDL开发。使用quartus2 9.0软件在EP1C3T144C8开发板上实现对4x4键盘的输入控制,并显示在一个8段式数码管上。-The use of Altera' s FPGA-VHDL development. Use quartus2 9.0 software EP1C3T144C8 the development board to realize 4x4 keyboard inpu<Daisy> 在 2025-03-04 上传 | 大小:446kb | 下载:0
[VHDL编程] combinationalcircuits
说明:vhdl编程国外教程,英文版,组合逻辑集成电路编写-vhdl programming tutorial abroad, in English, prepared by combinational logic IC<Kevin> 在 2025-03-04 上传 | 大小:446kb | 下载:0
[VHDL编程] QAM16MapandDemapping
说明:包含QAM16的调制与解调的整个工程,并且还有Testbench-Contains QAM16 of modulation and demodulation of the entire project<leo> 在 2025-03-04 上传 | 大小:446kb | 下载:0
[VHDL编程] fpga
说明:电子密码锁的相关程序,很好很耐用!但水平有限啊-Electronic combination lock procedures,<changfeiba> 在 2025-03-04 上传 | 大小:446kb | 下载:0
[VHDL编程] 现有16位寄存器。初始值为0
说明:现有16位寄存器。初始值为0。每个时钟周期寄存器的值会左移1位,并且将输入的数据data_in作为寄存器的最低位,寄存器原来的最高位将被丢弃。要求每个周期实时输出该16位寄存器对7求余的余数data_out[20]。(Existing 16 bit register. The initial value is 0. The value of each clock cycle register will shift 1 bit to th<echokiii> 在 2025-03-04 上传 | 大小:447kb | 下载:4