[VHDL编程] TSE

说明：利用SOPC Builder搭建三速率以太网基本构架，完成以太网功能。-SOPC Builder using the basic fr a mework set up three speed Ethernet, Ethernet function to complete.
<xxhlshe> 在 2024-12-22 上传 | 大小：35.77mb | 下载：0

[VHDL编程] 1234

说明：高级FPGA设计 结构、实现和优化,电子书，对FPGA学习有帮助-Advanced FPGA design structure, implementation, and optimization, e-books, learning on FPGA help
<冯健> 在 2024-12-22 上传 | 大小：35.68mb | 下载：0

[VHDL编程] get-start-with-modulesim

说明：内含基于altera公司的FPGA芯片用modulesim仿真步骤，和详细实例，教会怎么使用modulesim仿真和编写testbench程序。-Altera FPGA-based embedded chip company with modulesim simulation steps, and detailed examples, how to use the church modulesim testbench simulatio
<guowei> 在 2024-12-22 上传 | 大小：35.81mb | 下载：0

[VHDL编程] EDA

说明：EDA 的课件，是潘松老师编的那本书，希望对读者有用-EDA courseware, is the book compiled by teachers Pan Song, I hope useful to readers
<lp> 在 2024-12-22 上传 | 大小：35.67mb | 下载：0

[VHDL编程] dso

说明：用FPGA设计的数字示波器，有详细的设计过程、论文和硬件原理图-Digital oscilloscope with the FPGA design, detailed design process, paper and hardware schematics
<> 在 2024-12-22 上传 | 大小：35.51mb | 下载：0

[VHDL编程] Digital-Design-with-CPLD-Part3

说明：Digital Design with CPLD Part3 PDF document with examples
<Christoffer> 在 2024-12-22 上传 | 大小：36.02mb | 下载：0

[VHDL编程] digital

说明：原创-verilog数字钟-基于quartus-显示时分秒-整点报时-设置时段不报时-欢迎下载-Original-Verilog digital clock-based on quartus- Displays minutes and seconds- the whole point of time- set time period does not chime- Welcome to download
<tiphen> 在 2024-12-22 上传 | 大小：35.35mb | 下载：0

[VHDL编程] VHDL-Resources

说明：编写VHDL程序与之相关的资源调用与特色电路设计方法，资料中提供了许多案例帮助用户熟练使用VHDL语言设计电路-Write VHDL program associated transfer of resources and characteristics of the circuit design method, the information provided in many cases to help users familiar
<东方不败> 在 2024-12-22 上传 | 大小：36.07mb | 下载：0

[VHDL编程] openmsp430_latest.tar

说明：The openMSP430 is a 16-bit microcontroller core compatible with TI s MSP430 family (note that the extended version of the architecture, the MSP430X, isn t supported by this IP). It is based on a Von Neumann archite
<ke> 在 2024-12-22 上传 | 大小：36.25mb | 下载：0

[VHDL编程] Connected Component Analysis-Labeling

说明：别人写的物体连通域计算的verilog 源代码(Object connected domain calculation of the Verilog source code)
<飞蝗 > 在 2024-12-22 上传 | 大小：36.44mb | 下载：0

[VHDL编程] crc_check

说明：实现CRC冗余校验 ，可以对8bit的数据进行crc32进行校验(Implementing CRC redundancy check)
<chaz > 在 2024-12-22 上传 | 大小：36.3mb | 下载：0

[VHDL编程] ddr3control

说明：8位突发长度，一次64bit数据读写，MIG核(DDR3 controll implimention)
<blueblueyeah > 在 2024-12-22 上传 | 大小：35.48mb | 下载：0