[VHDL编程] ethernet_tri_mode.tar

说明：
<hrui> 在 2025-02-13 上传 | 大小：723kb | 下载：0

[VHDL编程] MAX_II_using_the_example_of_the_UFM_block

说明：BJ-EPM240V2实验例程以及说明文档实验之十四MAX II的UFM模块使用实例-BJ-EPM240V2 experimental test routines as well as documentation of the MAX II 14 UFM module uses examples
<王建毅> 在 2025-02-13 上传 | 大小：723kb | 下载：0

[VHDL编程] Seg7_dsp

说明：带有FPGA的pll模块的数字钟，带有仿真文件。-With the FPGA module pll digital clock with a simulation file.
<dz> 在 2025-02-13 上传 | 大小：723kb | 下载：0

[VHDL编程] 10100MIP

说明：以太网10100M IP核Verilog源码(可综合)\以太网10-100M IP核Verilog源码，可综合-10100M IP Ethernet core Verilog source code (which can be integrated) \ 10-100M IP Ethernet core Verilog source code can be integrated
<打狗队> 在 2025-02-13 上传 | 大小：723kb | 下载：0

[VHDL编程] zuyuan

说明：这是一个实现有限状态机的verilog编程的程序-This is a realization of finite state machine programming procedures verilog
<陈萍春> 在 2025-02-13 上传 | 大小：723kb | 下载：0

[VHDL编程] VERILOG_HDL_PSP_LCD_DRIVER

说明：硬件描述语言VERILOG HDL 写的PSP的LCD的控制-PSP hardware descr iption language written in the LCD control
<chenziya> 在 2025-02-13 上传 | 大小：723kb | 下载：0

[VHDL编程] 8398

说明：IT IS A GUNMUT SO WAS IN THE EVENING SEMESTER ARE TOGGLED IN WHAT AREA IN THIS THE SURITY GAVE WAS WRITE IN THAT
<shruthi> 在 2025-02-13 上传 | 大小：723kb | 下载：0

[VHDL编程] SEG7

说明：自己设计的数字钟，用6个数码管显示，并且可以调整时间-Digital clock of their own design, with six digital display, and can adjust the time
<周航> 在 2025-02-13 上传 | 大小：723kb | 下载：0

[VHDL编程] ethernet10-100M-IP-core

说明：以太网10-100M IP核Verilog源码，可综合-Ethernet 10-100M IP core Verilog source code can be integrated
<owen> 在 2025-02-13 上传 | 大小：723kb | 下载：0

[VHDL编程] DE2_115_TV

说明：Demo program for developing a TV box using Altera DE2-115 board
<ONG PENG SHEN> 在 2025-02-13 上传 | 大小：723kb | 下载：0

[VHDL编程] 5589e6b62fd6

说明：doc vhdl to design a pwm signal to controling a C- C motor this doc is tested and was given good results-doc vhdl to design a pwm signal to controling a C- C motor this doc is tested and was given good results
<skan> 在 2025-02-13 上传 | 大小：723kb | 下载：0

[VHDL编程] bldc_motor_control_design_example

说明：无刷直流电机 VHDL VERILOG 控制,速度环，RS232 串口接收发送 始终分频 PWM生成 电机相序 actel FPGA使用-VERILOG BLDC control of the use of actel FPGA- actel VERILOG BLDC control of the use of actel FPGA
<> 在 2025-02-13 上传 | 大小：724kb | 下载：0