[VHDL编程] DDR（双速率）SDRAM控制器参考设计verilog代码

说明：DDR SDRAM reference design documentation
<tony_gx@hotmail.com> 在 2010-09-25 上传 | 大小：874.3kb | 下载：0

[VHDL编程] very-good-ok-ref-ddr-sdram-verilog

说明：Sdr SDRAM控制器参考设计,很好的-Sdr SDRAM controller reference design, very good
<姚明> 在 2025-04-07 上传 | 大小：874kb | 下载：0

[VHDL编程] FFT

说明：fft implementation in fpga using vhdl xilinx
<prabin> 在 2025-04-07 上传 | 大小：874kb | 下载：0

[VHDL编程] my_xor

说明：异或门，Verilog实现，包含实验说明文档。-XOR gate, Verilog implementation, including test documentation.
<姚成富> 在 2025-04-07 上传 | 大小：873kb | 下载：0

[VHDL编程] nova_latest

说明：h.264完整的解码器，用verilog实现，属于opencores-h.264 full decoder, implemented by verilog, one of opencores
<salvary> 在 2025-04-07 上传 | 大小：874kb | 下载：0

[VHDL编程] FClock

说明：clock code using VHDL
<kanyaporn> 在 2025-04-07 上传 | 大小：874kb | 下载：0

[VHDL编程] Software-Defined-Radio-for-OFDM-Transceivers

说明：Software-Defined Radio for OFDM Transceivers
<saravanan k p> 在 2025-04-07 上传 | 大小：874kb | 下载：0

[VHDL编程] hw5

说明：32-bit adder CLA, CSKA adder
<simge> 在 2025-04-07 上传 | 大小：874kb | 下载：0

[VHDL编程] ADC12-sampling-experiment

说明：DC1工作时钟为14Mhz，使用ADC1的通道8来连续转换，并使用DMA来传输转换数据，并在TFT 上实时显示转换数据（显示的是直接读出的ADC规则数据寄存器中的值，即为低12位）-DC1 work for 14 Mhz clock, use ADC1 channel 8 to continuous conversion, and use the DMA to convert data transmission, and in th
<荣德国> 在 2025-04-07 上传 | 大小：874kb | 下载：0

[VHDL编程] ECP3SerDesEyeDemo

说明：ecp3 serdes程序用来操作fpgaserdes-ecp3 Serdes procedures used to operate fpgaserdes
<daye> 在 2025-04-07 上传 | 大小：874kb | 下载：0

[VHDL编程] led_8_8_moving

说明：VHDL 8*8双色点阵，滑动显示“西安电子科技大学”-VHDL 8* 8-color dot matrix, slide shows XiDian University "
<小寒> 在 2025-04-07 上传 | 大小：874kb | 下载：0

[VHDL编程] zs

说明：基于fpga的数字频率计，verilog编写，可修改闸门宽度0.1s/1s/10s，可测频率1hz~1mhz，包含整个工程，内部分频模块为了仿真方便改小了，后面注释为50mhz晶振下的分频值，可根据需要自行修改-Fpga-based digital frequency meter, verilog prepared to modify the gate width 0.1s/1s/10s, measurable frequency 1h
<郎亚洲> 在 2025-04-07 上传 | 大小：874kb | 下载：0