[VHDL编程] somethingaboutADC0809

说明：8.4 ADC0809接口电路及程序设计 ADC0808/ADC0809资料； 基于VerilogHDL的ADC0809采样控制器设计； 基于VHDL语言的A_D采样控制器设计。 -8.4 ADC0809 interface circuit and program design ADC0808/ADC0809 information ADC0809 based on the sampling VerilogHDL
<冯光> 在 2025-02-08 上传 | 大小：951kb | 下载：0

[VHDL编程] 8bitmultiplexer

说明：Simple eight bit multiplexer using VHDL.
<Aaqib> 在 2025-02-08 上传 | 大小：951kb | 下载：0

[VHDL编程] electricwatch

说明：用VHDL语言设计多功能的电子表。实现基本电子表的时间显示、闹钟、秒表等功能-VHDL language design with multi-functional electronic watch. The time table to achieve basic electronic display, alarm clock, stopwatch functions
<mollyma> 在 2025-02-08 上传 | 大小：952kb | 下载：0

[VHDL编程] usrp_inband_usb_WORKS

说明：通用软件无线电平台的FPGA代码，非常有用。用Verilog编写-Universal Software Radio Platform FPGA code, very useful. Written by Verilog
<zhoukan> 在 2025-02-08 上传 | 大小：952kb | 下载：0

[VHDL编程] Mentorkg_2010

说明：Modelsim 6.6 破解，Windows & Linux通用-Modelsim 6.6 crack, can be used for Windows/Linux edition.
<原子> 在 2025-02-08 上传 | 大小：951kb | 下载：2

[VHDL编程] ee

说明：SDRAM的描述说明，讲解关于SDRAM基础知识，及使用SDRAM 的时序图-SDRAM descr iption descr iption, explain the basics of SDRAM, and the use of SDRAM timing diagram
<sjx123> 在 2025-02-08 上传 | 大小：952kb | 下载：0

[VHDL编程] VLSI-Architectures-for-Discrete-Wavelet-Transform

说明：VLSI architecture and VHDL codes for 1D and 2D DWT and IDWT schemes.
<Sameet A. Khan> 在 2025-02-08 上传 | 大小：952kb | 下载：0

[VHDL编程] eetop.cn_quartus_ii_11.0_sp1_patched_sys_cpt_dll.

说明：dll for quartus ii 11.0 windows
<Sergey> 在 2025-02-08 上传 | 大小：951kb | 下载：0

[VHDL编程] BCD-autoplus

说明：利用Verilog HDL语言，编写一个2为BCD码加法器程序，并在DE2板是实现功能的运用。-Auto plus
<HTJ_L> 在 2025-02-08 上传 | 大小：952kb | 下载：0

[VHDL编程] clock24

说明： clk：基准时钟信号输入； sec_narmal:周期为1s的信号输出； sec_s:周期为0.5s的信号输出； sec_m:周期为0.01s的信号输出； sec_h:周期为0.0005s的信号输出；-clk: the reference clock signal input sec_narmal: The cycle of the signal output 1s sec_s: The cycle of
<田明> 在 2025-02-08 上传 | 大小：952kb | 下载：0

[VHDL编程] verilog_curr_design

说明：基于Verilog的乒乓球游戏机，由按键代替发接球(Table tennis game machine based on Verilog language, using the buttons to serve and catch..)
<柴老师 > 在 2025-02-08 上传 | 大小：952kb | 下载：0

[VHDL编程] random_check

说明：随机码流中的报文捕捉器，Verilog编写，本报文捕捉器用于记录报文中数字信号“1”的个数。当报文捕捉器检测到随机码流中出现“1101”的序列后，确认为报头，并开始对后续正式报文中的“1”进行计数，针对AX516系统开发板(A message trap in a random stream, written by Verilog, is used to record the number of "1" in a me
<wanwan000> 在 2025-02-08 上传 | 大小：953kb | 下载：0