[VHDL编程] vaa

说明：　　（１）设计一个4位十进制的频率计其测量范围1Hz~9.999KHz；6 N3 G8 k( U- @ n* A 　　（２）记数过程结束后，保存并显示结果；-(1) to design a metric four of its frequency range 1Hz ~ 9.999KHz 6 N3 G8 k (U-@ ' n* A (2) After the counting process, preserve and di
<lijinling> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] router_routing

说明：片上网络NOC基于fpga实现的，routing模块。-NOC-chip networks realized fpga-based, routing module.
<巴音> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] router_fifo

说明：自己写的一个片上网络路由节点的fifo模块，工作频率达到1ghz。-Himself wrote a piece on the network routing node of the fifo module, the work frequency of 1ghz.
<巴音> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] router_fifo

说明：自己写的一个片上网络路由节点的fifo模块，工作频率达到1ghz。-Himself wrote a piece on the network routing node of the fifo module, the work frequency of 1ghz.
<巴音> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] 58

说明： 5/8分频器，实现分频功能，受外部周期信号激励的震荡，其频率恰为激励信号频率的纯分数，都叫做分频。-5/8frequency demultiplier
<柳苏> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] ctrl_PWM

说明：舵机控制源程序，属于单舵机控制，PCI总线实现。-Steering gear control source, belonging to a single steering control, PCI bus.
<yezi> 在 2024-12-28 上传 | 大小：1kb | 下载：1

[VHDL编程] DG408

说明：FPGA对模拟开关DG408的控制程序，实现不同需求的情况下，模拟通道的转化。-FPGA on the DG408 analog switch control procedures, to achieve the different needs of the circumstances, the conversion of analog channels.
<原腾飞> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] 65_conditioner

说明：空调系统有限状态机的硬件描述 使用VHDL语言 注释详细 想要的赶紧下载吧-Air-conditioning systems of finite state machines using VHDL hardware descr iption language Notes detail you want to download
<kongde> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] pwm

说明：用 硬件描述语言实现脉宽调制 VHDL 例子-PWM through VHDL
<Wayne Gao> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdl_wildfile

说明：在安装目录下找到wordfile.txt文件, 然后双击打开，在wordfile.txt内添加如下内容文件内容。-Found in the installation directory wordfile.txt document, and then double-click to open in the following wordfile.txt add the contents of the documents.
<Wayne Gao> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] shiftregister

说明：Shift Register. VHDL code and its testbench.
<mehmet> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] add

说明：流水线乘法器与加法器 开发环境：Modelsim（verilog hdl）-Multiplier and adder pipeline development environment: Modelsim (verilog hdl)
<来法旧佛> 在 2024-12-28 上传 | 大小：1kb | 下载：0