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[VHDL编程] Desktop
说明:it s a file contain Verilog code of a full adder. I hope this file is usefull for someone ! Regards !<yuri katachi> 在 2025-02-04 上传 | 大小:3kb | 下载:0
[VHDL编程] FIR_matlab_verilog
说明:matlab 仿真低通滤波器,然后用verilog硬件实现-using matlab to simulate a fir lowpass, then using verilog to implement it.<Fengxiaodong> 在 2025-02-04 上传 | 大小:3kb | 下载:0
[VHDL编程] uart_rar_testbench
说明:code VHDL uart mode -code VHDL uart mode code VHDL uart mode<o0o0o0o0o0> 在 2025-02-04 上传 | 大小:3kb | 下载:0
[VHDL编程] uart_rar_testbenchfidsof
说明:code VHDL uart mode -code VHDL uart mode code VHDL uart mode<o0o0o0o0o0> 在 2025-02-04 上传 | 大小:3kb | 下载:0