[VHDL编程] mimasuo

说明：密码锁 支持修改密码 按任意键后 10秒未解锁则锁定-Locks to support modified password lock 10 seconds after any key to unlock
<张先生> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] chuzhi

说明：基于CPLD的函数发生器初值程序，此程序能够实现函数发生器的初始化设置。-The initial value function generator based on CPLD programs, this program will be able to realize the function generator initialization Settings.
<毕LONG> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] fangbo

说明：本程序是基于CPLD的方波程序 ，本程序能实现的功能为：产生一定幅值的方波 并且频率可调-The program is based on the CPLD square wave program, the program can realize the function for: produce certain of square wave amplitude and frequency adjustable
<毕LONG> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] fenpin

说明：本程序为分频程序，在函数发生器的设计中它能够实现频率的控制，从而可以使得函数发生器能够输出不同频率的波形-The procedures for the points frequency program, in the design of the function generator in it can realize the frequency control, which can make function generator can
<毕LONG> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] sanjiaobo

说明：本VHDL程序为三角波程序，能够实现三角波的输出，原理为通过8位二进制的递增和递减实现三角波形-This VHDL for triangle wave program program, will be able to realize the triangle wave output, principle of eight binary through increment and decrement realize triangle wa
<毕LONG> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] zhegnxianbo

说明：首先把正弦信号的数据写入存储器，通过控制程序给出的地址访问ROM存储器，不同的地址给出不同的数据从而将正弦信号读出来-First turn on the sine signal data writing memory, through the control program of the address given access ROM memory, different address given different data and
<毕LONG> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] verilog18b20

说明：DS18B20操作，verilog HDL-DS18B20control，verilog HDL
<曾晓荣> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] cunchuguanli

说明：模拟请求页式存储管理中硬件的地址转换和缺页中断，并用先进先出调度算法（FIFO）处理缺页中断；-Simulation request page storage management hardware address translation and page fault interrupt and FIFO scheduling algorithms (FIFO) processing a page fault
<菲菲> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] 1602C

说明：文件名：lcd1602lib.h 内　容：1602液晶的控制端口、数据端口和相关操作-The file name: lcd1602lib. H * inside let: 1602 LCD control port, data port and related operations
<妙亮> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] OneD_DCT8

说明：一维DCT变换，使用Verilog ＨＤＬ语言实现。有ＳＹｎｐｌｉｆｙ编译脚本-One-dimensional DCT, using the Verilog HDL language to achieve. The SYnplify compiled scr ipt
<海峰 > 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] lift_three

说明：三层电梯控制系统 verilog语言编写，能够实现基本功能-system of lift_three controller
<泡沫沫> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] v-watch

说明：基于fpga的数字电压表的设计，包括ad转换，bcd码转换，分频，3选1模块，小数点生成模块，显示模块组成。-Based on the FPGA digital voltage meter design, including AD conversion, BCD code conversion, frequency,3 choose1module, a decimal point generating module, display m
<紫罗> 在 2025-02-01 上传 | 大小：2kb | 下载：0