[VHDL编程] adc

说明：VHDL code of adc and interfacing with Spartan 3E FPGA Board
<Shoaib14 > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] AD_TO_FIFO

说明：A/D采集的数据缓存进入fifo，并通过读信号将FIFO中的数据送入网口(A/D sample data buffer to fifo,and then read enable to ethernet.)
<preman > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] hmc960

说明：hmc960芯片的初始化程序，可以实现verilog程序，微波信号的放大(hmc960 initial code,spi ,verilog,amplify)
<preman > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] slave

说明：xilinx Zynq 中的AXI总线 axi slaver模块(AXI bus Axi slaver module in Xilinx Zynq)
<wd小强 > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] Carry-Skip Adder

说明：经典的进位跳跃、进位选择、并行前缀加法器，16位，基于verilog HDL语言(16-bit carry-skip adder)
<Dirty > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] y210

说明：三八译码器，四位加法器，EDA实验，用verilog编写(EDA experiment with verilog language)
<miaomiaojiang > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] clock1

说明：时钟显示程序，EDA实验，用verilog语言编写(EDA experiment with verilog language)
<miaomiaojiang > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] key_filter

说明：Verilog实现按键滤波，亲测可用，有需要的可以下载看看(Verilog to achieve key filter)
<xxllff > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] mux_2to1_4to1_8to1

说明：design verilog hdl for mux 2to1, mux4to1, mux8to1
<14520950 > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_control

说明：UART接口的读写，8bit数据位，无停止位(UART interface read and write, 8bit data bits, no stop bit)
<凌憬 > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] second

说明：等精度测试，待测频率超过100就停止产生脉冲(Such as precision testing, more than 100 stopped produce pulse frequency under test)
<奈何一梦 > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] cic3s32

说明：3阶cic滤波器，16位输出，32倍降采样处理(The 3 order CIC filter, 16 bit output, 32 fold down sampling processing)
<today_ztt > 在 2025-01-22 上传 | 大小：1kb | 下载：0