[VHDL编程] pulse_exp

说明：可配占空比、脉冲个数，受输入trigger的脉冲产生器(The pulse generator with input trigger can be matched with the null ratio and the number of pulses)
<阿士大夫 > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] VGA显示汉字VHDL程序

说明：使用vhdl语言编写的，通过vga在屏幕上显示汉字(Using VHDL language, through the VGA display Chinese characters on the screen)
<qjjjun > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] color_bar

说明：使用verilog编写的模块，输出1080p彩条测试视频，输入时钟频率可以为74.25M或者148.5M(The use of Verilog module, 1080p color video output test, input clock frequency is 74.25M or 148.5M)
<星沉大海 > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] odd_even_check

说明：用于检查数据的正确性。具体而言，在发送端，通过增加校验位，使有效数据位和校验位组成数据校验码；在接收端，根据接收的数据校验码判断数据的正确性。(For correcting the correctness of the data. Specifically, at the transmitting end, the valid data bits and the parity bits are added to the data che
<digital_wang > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] original_code_multiplier

说明：16位原码乘法器，附带测试程序，实现两个16位的乘数相乘。(16-bit original code multiplier with test program)
<digital_wang > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] unsigned_array_multiplier

说明：4X4位的无符号型阵列乘法器，可以提高乘法的运算速度(4X4 bit unsigned array multiplier, can increase the multiplication of the operation speed)
<digital_wang > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] sequence_detector(6-state)

说明：将《Verilog数字系统设计教程》(夏宇闻)一书中第15章的源代码进行了改进，由原来的8状态精简到6状态，同样可以实现要求的功能，对于重叠出现的特定序列也可以检测到。(The source code of Chapter 15 of the Verilog Digital System Design Tutorial (Xia Yuwen) has been improved from the original 8 state to
<digital_wang > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] Desktop

说明：I2C,测试代码，经过验证调试与，这个测试代码发现是可用的(I2C, test code, verified debugging and, this test code discovery is available)
<宇宇00 > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] prj_ex_1

说明：基本工程写法仿真和方法，经过具体的仿真和优化，发现代码完全可用(The method and simulation of the locking device are simulated and optimized, and the code is found to be fully available)
<宇宇00 > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] GetDistanceI2c

说明：arduino激光雷达测距代码,下载相应library后即可使用(Arduino lidar ranging code)
<....1 > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] cic10_sec5

说明：抽取因子可调，四级梳状滤波器，在数字下变频中会使用到(The decimation factor is adjustable, and the four stage comb filter is used in digital down conversion)
<helimpopo > 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] XilinxFree.lic

说明：这是许可在Xilinx Vivado 2015利用免费的IP核生成(This is the license to utilize free IP core generation in Xilinx Vivado 2015)
<haider87 > 在 2025-01-22 上传 | 大小：1kb | 下载：0