[VHDL编程] traffic

说明：基于FPGA的交通灯控制系统，使用verilog语言书写，quartus II运行-FPGA—veriliog,Light controlor system
<叶风华> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] cal

说明：verilog设计计算器顶层模块，无下层模块需自行添加-verilog based calculator
<LYY> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] frequency-divider

说明：基于Quartus2和Modlesim环境下编译顺利通过的分频器源程序代码-Source code compiled Quartus2, and Modlesim environment passed the divider
<曾红雨> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] ACCUM

说明：accumulator for direct digital synthesis
<saleh m> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] key9

说明：用FPGA实现的按键程序，9个按键显示数字0~8，已在quartus里面成功编译并用FPGA板验证过-failed to translate
<vera> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] push-pull--vhdl

说明：vhdl 拔河，实现二人游戏-push-pull vhdl
<万中原> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] eda2

说明：7段显示译码器的输入为：IN0…IN3共5根， 7段译码器的逻辑表同学自行设计，要求实现功能为：输入“ 0…15 ”（二进制），输出“ 0…9…F ”（显示数码），输出结果应在数码管（共阴）上显示出来。-failed to translate
<卡卡> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] eda1

说明：根据自己需要输入相应的分频系数，最后仿真得到相应的结果....非常好用-failed to translate
<卡卡> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] testad

说明：此模块是FPGA系统中的指示模块，可分别指示系统的正常工作，程序烧写，工作模式，等状态，控制5个LED的状态来达到指示系统工作的目的-This module is the instructions in the FPGA system module, can the normal work of the indicator system respectively, burn written procedures, work patter
<shujian> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] test

说明：数字中频正交解调的matlab仿真程序，简单带通信号的正交解调实现-Digital IF quadrature demodulation matlab simulation program, a simple bandpass signal quadrature demodulator to achieve
<黑波> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] uart

说明：利用verilog实现与uart的通信，uart接口-uart interface realize
<Mike> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] fredivn

说明：一段FPGA的分频代码,可以完成FPGA中高频分成低频的功能-a section of code about division of frequency which can cut high frequency to low frequency
<王亚威> 在 2024-11-20 上传 | 大小：1kb | 下载：0