[VHDL编程] VHDL

说明：VHDL Sysnthesis book
<Ravindra> 在 2024-10-11 上传 | 大小：4982784 | 下载：0

[VHDL编程] verilogdesign

说明：硬件描述语言设计相关的一些经典文章，包括国外大学的经典教案，和一些设计指导-verilog design
<王旭宝> 在 2024-10-11 上传 | 大小：4982784 | 下载：0

[VHDL编程] sopc_builder_tutorial

说明：This application ready to run about use altera monitor program with de2 sample processor
<mhsz> 在 2024-10-11 上传 | 大小：4988928 | 下载：0

[VHDL编程] altera8052

说明：EP2C5核心电路原理图,包括PROTEL 封装和元件库-无
<孙伟成> 在 2024-10-11 上传 | 大小：4990976 | 下载：0

[VHDL编程] VerilogHDL_Synthesis

说明：VerilogHDL_Synthesis_A_Practical_Primer，一本经典的verilog教程，详细介绍了可综合的verilog，对于做硬件的很有帮助-VerilogHDL_Synthesis_A_Practical_Primer, a classic verilog tutorial introduces synthesizable verilog, very helpful for the hardware to do
<曾健林> 在 2024-10-11 上传 | 大小：4984832 | 下载：0

[VHDL编程] Verilog-HDL-Synthesis

说明：学习如何使用Verilog HDL综合，进行时序分析-Verilog HDL Synthesis A Practical Primer
<cuixx> 在 2024-10-11 上传 | 大小：4984832 | 下载：0

[VHDL编程] Calendar

说明： ① 用EDA实训仪的I/O设备和PLD芯片实现数字日历的设计。 ② 数字日历能够显示年、月、日、时、分和秒。 ③ 用EDA实训仪上的8只八段数码管分两屏分别显示年、月、日和时、分、秒，即在一定时间段内显示年、月、日（如20080101），然后在另一时间段内显示时、分、秒（如00123625），两个时间段能自动倒换。 ④ 数字日历具有复位和校准年、月、日、时、分、秒的按钮，但校年和校时同用一个按钮，即在显示年、月、日时用此按
<wtm_dxyb> 在 2024-10-11 上传 | 大小：4995072 | 下载：0

[VHDL编程] handset

说明：利用硬件描述语言vhdl模拟实现与9针ps2手柄的串行通信，完成手柄输入信号的采集。-Vhdl simulation using hardware descr iption language to achieve ps2 with 9-pin serial communication handle, the handle to complete the input signal acquisition.
<孙新江> 在 2024-10-11 上传 | 大小：4993024 | 下载：0

[VHDL编程] Verilog_HDL_Synthesis_J_Baskar

说明：its describes about vhdl code,syntax etc
<ssiet> 在 2024-10-11 上传 | 大小：4984832 | 下载：0

[VHDL编程] RS232

说明：此代码已在实验板上验证，波特率9600，时钟50MHz。-This code has been verified in the experimental panel, 9600 baud, clock 50MHz.
<lida> 在 2024-10-11 上传 | 大小：4984832 | 下载：0

[VHDL编程] VHDL_signal

说明：运用VHDL基于FPGA的信号控制，进行去抖动等操作，从而实现对功能的控制-VHDL signal
<YH> 在 2024-10-11 上传 | 大小：4982784 | 下载：0

[VHDL编程] DDS -changed

说明：DDS技术实现波形产生代码，可以编译下载学习使用！(DDS generate diagram program)
<shilj> 在 2024-10-11 上传 | 大小：4986880 | 下载：0