[VHDL编程] fifo

说明：采用verilog语言的fifo设计。用notpad编辑-Verilog language fifo design. Edited using notpad
<王亚梅> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] clk_div

说明：通用异步接收/发送装置。实现微处理器与外微设备的串行通信-Universal asynchronous receiver/transmitter device. Microprocessor and external Micro Devices serial communication
<田彦林> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] 16mult_signed

说明：16*16位的有符号乘法器的verilog语言-16 x 16 signed multiplier verilog language
<371645042> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] 27072158834900

说明：使用FPGA进行北极光设计，非常漂亮的小制作。使用VERILOG HDL语言-Using FPGA design northern lights, very nice production. VERILOG HDL languages
<liufei> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] dac7621

说明：dac7621数模转换驱动，使用verilog语言写的。-dac7621 digital to analog conversion drive
<Yang Chenguang> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] ads831

说明：ADS831模数转换驱动，使用verilog语言写的。-ADS831 analog-digital conversion drive, write verilog language.
<Yang Chenguang> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] pwm

说明：乒乓球实验的VERILOG源代码。XILINX spartan6.-Table Tennis experiment VERILOG source code. XILINX spartan6.
<Yang Chenguang> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] pingpang

说明：500分频的verilog源代码。XILINX SPARTAN6.-500 divided by the verilog source code. XILINX SPARTAN6.
<Yang Chenguang> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] add

说明：16位的加法器，全加器，有效的利用了门电路用以实现全加器的进位-16 of the adder, full adder and effective use of the gate for the binary full adder
<> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] huanxingfenpeiqi

说明：步进电机的环形分配器，VHDL文件源码，经编译全通过，没有仿真，-Annular distributor of the stepper motor, VHDL file source, compile the whole through, there is no simulation.
<海浪滔天> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] and2

说明：and on vhdl code source .
<haloui> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] decoder

说明：对于通信传输中常用的曼彻斯特编码给出了详细的Verilog程序，程序在Modelsim中调试通过。-For the transmission of commonly used Manchester coding are also given Verilog process, the process of debugging in Modelsim through.
<LT> 在 2024-11-20 上传 | 大小：1kb | 下载：0