[VHDL编程] jiep

说明：两个程序，其一为节拍发生器，其二为同步计数器-Two programs, one to beat generator, and the second synchronous counter
<马付涛> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] jsq

说明：包括异步计数器，序列码发生器，两个程序都可以运行-Both programs can run asynchronous counters, serial number generator,
<马付涛> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] vga256

说明：VGA测试程序代码，改代码使用VERILOG语言实现的-VGA test code, change the code using the VERILOG language
<李刚> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] read_file_test

说明：VHDL读写文件范例，仿真专用，验证通过-Examples of VHDL to read and write files, simulation-specific, verified by
<覃才俊> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] screw

说明：基于FPGA的串行数据加解扰代码，用VHDL实现，可跑400M的速度。-FPGA-based serial data plus descrambling code using VHDL, and can run 400M speed.
<覃才俊> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] my_apll_calcoeff

说明：在设计锁相环时，二阶环路滤波器的系数设计极为重要，本程序可以用于FPGA设计锁相环时计算所需的参数。-It is important to calculate a tow order loop filter,when designing a phase locked loop.This program can be used in designing a phase locked loop based FPGA or DSP direc
<gl> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] spi_slave

说明：SPI的verilog源代码，可以和DSP2812通信，已经试过，可行。-SPI verilog source code
<达达> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] debug

说明：基于LEON3的片上网络调试系统和相关的技术资料-The LEON3 the network on chip debug system and related technical information
<胡永春> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] div

说明：一分频，通过计数器原理得到的一分频。十分简洁，适合初学者-A divide, a divide counter principle. Very simple, suitable for beginners
<郭稳> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] 8-Bit-Simple-Up-Counter

说明：简单的，计数器，上升沿有效。经过ise13.1测试，完全符合逻辑-Simple, counters, and the positive edge. Tested
<郭稳> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] 8-Bit-Up-Counter-With-Load

说明：8位计数器，能实现加减计数，经过ise 测试仿真了。符合逻辑-8-bit counter, plus or minus count after ise test simulation. Logical
<郭稳> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] Divide-by-2-Counter

说明：2分频，通过计数器实现，很实用的，可以作为时钟驱动。-Divide by the counter to achieve very practical, can be used as clock driver.
<郭稳> 在 2024-11-20 上传 | 大小：1kb | 下载：0