[VHDL编程] Des2Sim

说明：本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程，作为我这一段 时间自学 FPGA/CPLD 的总结，如果有什么不正确的地方，敬请各位不幸看到这篇文章的 大侠们指正，在此表示感谢。当然，这是一个非常简单的时序逻辑电路实例，主要是详细 描述了一些软件的使用方法。文章中涉及的软件有Synplicity 公司出品的Synplify Pro 7.7.1； Altera 公司出品的 Quartus II 4.2；
<黄鹏曾> 在 2025-01-18 上传 | 大小：1.86mb | 下载：0

[VHDL编程] VHDL

说明：数字逻辑基础与Verilog设计,针对verilog语言的特点，讲解了很多例子！-Verilog
<kudi5566> 在 2025-01-18 上传 | 大小：1.85mb | 下载：0

[VHDL编程] VHDL_YYJYY

说明：这是我看到的一些资料，希望与大家分享。也许这对您用处不大，但是我的一份诚意。-This is some information I see, I hope to share with you. Perhaps less useful to you, but my sincerity.
<yz> 在 2025-01-18 上传 | 大小：1.86mb | 下载：0

[VHDL编程] SystemVerilogforVerification2ndEd

说明：ebook for System Verilog for Verification second edition
<sina_elec> 在 2025-01-18 上传 | 大小：1.86mb | 下载：0

[VHDL编程] SystemVerilog-for-Verification--2nd-Ed

说明：This a system verilog book.-This is a system verilog book.
<sikki> 在 2025-01-18 上传 | 大小：1.86mb | 下载：0

[VHDL编程] SystemVerilog

说明：SystemVerilog 是一个硬件测试语言。可以搭建测试平台。本书有很多的测试用例。并且会告知你如何使用该语言。-SystemVerilog for Verification A Guide to Learning the Testbench Language Features Second Edition
<zhangna> 在 2025-01-18 上传 | 大小：1.86mb | 下载：1

[VHDL编程] Three-phase-power

说明：利用FPGA，产生三相SPWM波，与后继硬件电路配合，形成三相电源。高效，实用。-Using FPGA, produce three-phase SPWM wave, with subsequent hardware circuit with the formation of three-phase power. Efficient and practical.
<云龙> 在 2025-01-18 上传 | 大小：1.86mb | 下载：1

[VHDL编程] SJCJVC

说明：初始化USB控制芯片，实现FIFO模式传输-Initialize the USB controller chip, the FIFO mode transfer
<CHEN HAO> 在 2025-01-18 上传 | 大小：1.86mb | 下载：0

[VHDL编程] m_seq

说明：Verilog HDL 实现的4位二进制 16个m序列产生-Verilog HDL m_seq
<Joe> 在 2025-01-18 上传 | 大小：1.85mb | 下载：0

[VHDL编程] fpga

说明：自己写的一个基于quartus ii12.0的一个建立工程及通过modelsim仿真的一个图文教程。提供大家参考。-To write a quartus ii12.0-based engineering and through establishment of a modelsim simulation of a graphic tutorial. Provide your reference.
<周乐培> 在 2025-01-18 上传 | 大小：1.86mb | 下载：0

[VHDL编程] PCIIP-core

说明：基于FPGA的PCI ip core 设计源代码，里面包含所有的fifo,状态机源代码，drives 驱动源代码。-“fifo_control.v” Module FIFO_CONTROL includes control logic for single FIFO. It consists of read and write address generation and full, almost full, empty and
<chen> 在 2025-01-18 上传 | 大小：1.86mb | 下载：0

[VHDL编程] cpu_register_VHDLproject

说明：常用的VHDL模块，适合VHDL入门者，本系列一共包含六个VHDL模块，本模块是cpu寄存器组 1.算术逻辑单元（alu_1706）,实现算术逻辑运算 2.CPU寄存器组（cpu_register），实现四个通用寄存器（具有读写功能），一个PC寄存器（清零，置数，加一计数，减一计数，工作使能）。 3.全加器（full_adder） 4.半加器（half_adder） 5.3-8译码器（mutex_3to8） 6.
<xiaobei> 在 2025-01-18 上传 | 大小：1.85mb | 下载：0