[VHDL编程] UART_SUCCESS

说明：实现FPGA和上位机的串口通信，里面由波特率发生器，移位寄存器，计数器，detecter,switch,switch_bus等功能块综合而成。-FPGA implementation and the host computer' s serial communication, which by the baud rate generator, shift register, counters, detecter, switch,
<zhn> 在 2025-01-19 上传 | 大小：1.77mb | 下载：0

[VHDL编程] lab1

说明：DE2开发板配套LAB1里面源代码，一共六部分。-DE2 development board s source of lab1,which is seperated to 6 parts.
<咸森> 在 2025-01-19 上传 | 大小：1.77mb | 下载：0

[VHDL编程] Oscilloscope

说明：The design is designed partly in VHDL, partly in schematic drawings and targets a Xilinx Spartan-2E FPGA. However, since the design was tailored specifically for the aforementioned boards it is highly unlikely that it ca
<sami> 在 2025-01-19 上传 | 大小：1.77mb | 下载：0

[VHDL编程] vhdlPowerPoint

说明：系统介绍VHDL语言，对VHDL的学习非常有用，欢迎大家下载~-VHDL system descr iption language, VHDL is very useful to learn, are welcome to download ~
<wanglu> 在 2025-01-19 上传 | 大小：1.77mb | 下载：0

[VHDL编程] NET2

说明： This file with the wavelet transf Mallat implementation of wavelet Verilog hdl code modules for radi Modelsim 6.6 crack, can be used f A written using Verilog DDR2 cont Simple CPU VHDL implementation a
<sansfroid> 在 2025-01-19 上传 | 大小：1.77mb | 下载：0

[VHDL编程] Filter-Wiz-PRO-3.2aCrack

说明：本人使用次数最多的分立元件滤波器软件,功能非常齐全,基本能想到的问题它都替你考虑到了,唯一缺点是不注册的话对极点数和阻值作了一定的限制-I have the highest number of discrete components using filter software is very complete, it can basically think of the problem are taken into account fo
<涂玖佳> 在 2025-01-19 上传 | 大小：1.77mb | 下载：0

[VHDL编程] abcd_58049

说明：verilog 时钟 整点报时 广播报时 自主调节定时报 闹钟设置-verilog clock
<航> 在 2025-01-19 上传 | 大小：1.77mb | 下载：0

[VHDL编程] SOPC_watch

说明：基于ALtrafpga的niosii内核verilog语言实现的可编程电子钟，需要外接lcd屏幕-Programmable electronic clock, based on the the ALtrafpga the kernel niosii verilog language to achieve an external lcd screen
<李> 在 2025-01-19 上传 | 大小：1.77mb | 下载：0

[VHDL编程] V5

说明：xilinxFPGA v5的手册，十分详细，有利于初学者来学习xilinx的FPGA使用方法。-xilinxFPGA v5 manual is very detailed, is conducive to beginners to learn xilinx FPGA use.
<陈锦宇> 在 2025-01-19 上传 | 大小：1.77mb | 下载：0

[VHDL编程] jiarao4

说明：加扰与解扰，VHDL实现。初始寄存器值为1产生的m序列。-Scrambling and descrambling, VHDL. Initial register value 1 of the m-sequences generated.
<杨超> 在 2025-01-19 上传 | 大小：1.77mb | 下载：0

[VHDL编程] chuzuchejifei

说明：基于FPGA，在quartus上，用WHDL语言和原理图设计的出租车计费器。完整项目。-Based FPGA, quartus, with WHDL language and principles of map design taxi meter. Complete the project.
<莫小禹> 在 2025-01-19 上传 | 大小：1.77mb | 下载：0

[VHDL编程] RISC_CPU

说明：毕业设计，基于Xilinx Spartan6自制开发板实验。毕业设计，能够实现简单的计算器。VHDDL-Graduation design, development board based on Xilinx Spartan6 homemade experiment. Graduation design, to achieve a simple calculator. VHDDL
<康二栋1号> 在 2025-01-19 上传 | 大小：1.77mb | 下载：0