[VHDL编程] MyCPU16

说明：16位cpu设计VHDL源码，其中包括alu，clock，memory等部分的设计-16 cpu design VHDL source code, including alu, clock, memory and other parts of the design
<孙冰> 在 2025-02-01 上传 | 大小：1.04mb | 下载：0

[VHDL编程] jpjo

说明：键盘接口电路的一个工程---包括vhdl源程序和编译后产生的相关文件-Keyboard interface circuit of a project--- including VHDL source code and compile the relevant documents after
<吴晨光> 在 2025-02-01 上传 | 大小：1.04mb | 下载：0

[VHDL编程] MAIN_RX_V10

说明：8路视频光端机 接收侧 VHDL源码，使用了千兆以太网SERDES芯片，基于TBI接口的PCM视频传输。-8-Channel Video Optical Receiver side of VHDL source code, using the Gigabit Ethernet SERDES chip, based on the TBI interface PCM video transmission.
<tr> 在 2025-02-01 上传 | 大小：1.04mb | 下载：0

[VHDL编程] SMBus_xapp353

说明：SMBUS vhdl source code
<taiwan> 在 2025-02-01 上传 | 大小：1.04mb | 下载：0

[VHDL编程] canbus

说明：CanBus Actel FPGA 的实现，很有参考价值的啦-CanBus Actel FPGA implementation of the Rights of great reference value
<蔡敏> 在 2025-02-01 上传 | 大小：1.04mb | 下载：0

[VHDL编程] rgb2yuv1

说明：这个主要是实现RGB和YUV两种色彩空间的转换，其中用到的主要思想是，verilog语言中的浮点乘法怎么运算，流水线的思想。-This is achieved mainly two kinds of RGB and YUV color space conversion, which uses the main idea is, verilog language how floating point multiplication oper
<张元甲> 在 2025-02-01 上传 | 大小：1.04mb | 下载：0

[VHDL编程] led-decoder

说明：7 segment display decoder vhdl project
<dumbmage> 在 2025-02-01 上传 | 大小：1.04mb | 下载：0

[VHDL编程] LCD12864

说明：用verilog编写的液晶显示程序，已调试通过。 1、 本工程主要是设计一个LCD的控制模块，然后在LCD上显示想要显示的数据。 　2、 通过JTAG口把LCD12864.sof下载到FPGA上，则LCD就会显示出要显示的数据。-Written liquid crystal display with verilog program has been through debugging. 1, this project is to d
<merlin> 在 2025-02-01 上传 | 大小：1.04mb | 下载：0

[VHDL编程] wahing-machine-VHDL-design

说明：简易全自动洗衣机控制器。该控制器由两大状态A和B组成，每个状态分三个子状态，每个状态分别由选择A和选择B控制。其中A为步进选择按纽，每步跳转一个子状态、B也为步进选择按纽，但每步选择B中的所有组合中的一种。当启动时，时间序列控制器按已选的B类子状态顺序执行。-use VHDL languerage fulfill the design of an automatic washing maching.
<丁帅> 在 2025-02-01 上传 | 大小：1.04mb | 下载：0

[VHDL编程] I50550PWM_V55m

说明：FPGA 实现一种基于ISA接口的3路编码器计数，与3路PWM/DDA输出编码器计数包含倍频、鉴相PWM实现12位分辨率 已通过测试。 -FPGA implementation based on the ISA interface, 3 channel encoder count, and 3-way PWM/the DDA output encoder count contains a multiplier, the phase
<偏见> 在 2025-02-01 上传 | 大小：1.04mb | 下载：0

[VHDL编程] viterbi-decoder-verilog

说明：viterbi verilog implemetation based matlab-viterbi verilog implemetation based matlab
<kim jan> 在 2025-02-01 上传 | 大小：1.04mb | 下载：0

[VHDL编程] 32bitvedic and square

说明：32 bit vedic multiplier documentation
<vysh > 在 2025-02-01 上传 | 大小：1.04mb | 下载：0