[VHDL编程] verilogFIR

说明：基于verilog的FIR滤波器程序设计（调试过的）-verilog
<柳澈> 在 2025-02-07 上传 | 大小：624kb | 下载：0

[VHDL编程] verilogFIR

说明：本源码为Verilog的FIR数字滤波器 测试后性能很不错的-The source of the FIR digital filter for the Verilog test performance is very good
<123> 在 2025-02-07 上传 | 大小：624kb | 下载：0

[VHDL编程] a3

说明：ARM7 Verilog 代码及设计文档,代码及设计-ARM7 Verilog code and design documents, code and design
<刘志杰> 在 2025-02-07 上传 | 大小：623kb | 下载：0

[VHDL编程] or1200_wb_ram_gpio_pll

说明：Quartus ii项目，硬件平台为SOPC2000，能实现LED的各种显示控制及按键输入。包括硬件实现的Verilog及软件实现的C实现。SOPC系统的设计在Windows的quaruts ii 8.0上实现，软件部分在Ubuntu上实现。-Quartus ii project, the hardware platform for SOPC2000, to achieve a variety of LED display contro
<陶宇> 在 2025-02-07 上传 | 大小：623kb | 下载：0

[VHDL编程] sanjiao

说明：用FPGA产生正弦波信号，没有用到D/A转换器，采用的是pwm原理，占空比可调技术。-Using FPGA to generate sine wave signals, did not use the D/A converter, using the pwm principle, variable duty cycle technology.
<王中> 在 2025-02-07 上传 | 大小：624kb | 下载：0

[VHDL编程] dds1

说明：本历程使用FPGA根据DDS原理使用VHDL语言编译成功的产生一些固定频率的DDS-The process of using the FPGA using the VHDL language according to the principle DDS compile successfully produce some fixed frequency of the DDS
<陈默> 在 2025-02-07 上传 | 大小：624kb | 下载：0

[VHDL编程] DS18B20

说明：VHDL实现DS18B20测温，实现平台XC3S500E-VHDL DS18B20 temperature platform XC3S500E
<王磊> 在 2025-02-07 上传 | 大小：623kb | 下载：0

[VHDL编程] ppt

说明：介绍 AXI 协议的PPT, 和一个 slave（verilog实现） 接口的简单实现，需要的可以看看；-AXI protocol described PPT, and a slave interface is simple to achieve, need to look at
<周西东> 在 2025-02-07 上传 | 大小：623kb | 下载：0

[VHDL编程] uart

说明：uart的Verilog代码，经过测试没有问题，有测试文件-uart Verilog code, no problem tested, the test file
<gao> 在 2025-02-07 上传 | 大小：623kb | 下载：0

[VHDL编程] LCD1602

说明：可以实现在LCD1602液晶显示屏第一行左侧第一位的位置循环显示0~9，并且可以用一个拨码开关BM8实现显示的复位功能。-LCD1602 LCD display can be achieved in the first position of the loop on the left side of the first line of the display from 0 to 9, and can be used to achieve
<ss> 在 2025-02-07 上传 | 大小：623kb | 下载：0

[VHDL编程] S_FIFO

说明：自己编写的同步Verilog FiFO 还是不错的 可以-Verilog 同步 FIFO
<john> 在 2025-02-07 上传 | 大小：623kb | 下载：0

[VHDL编程] Verilog秒表设计

说明：用verilog在basys2开发板上实现一个具有置零、开始、暂停、记忆功能的秒表。(Implement a stopwatch which containing reset,pause,start,memory functions with the verilog on the vivado based on the basys2 development board.)
<terriao > 在 2025-02-07 上传 | 大小：623kb | 下载：0