[VHDL编程] NcVerilog_tutorial

说明：nc verilog 的使用说明和实例，对于实用nc来进行仿真进行了详细说明。-nc verilog instructions and examples for the utility to carry out simulation nc described in detail.
<李林> 在 2025-02-08 上传 | 大小：578kb | 下载：0

[VHDL编程] FPGA

说明：FPGA入门，介绍的还不错，与大家分享了-FPGA Starter introduce also good to share with you
<刘大贺> 在 2025-02-08 上传 | 大小：578kb | 下载：0

[VHDL编程] plj

说明：数字频率计是一种用来测试周期性变化信号工作频率的装置。其原理是在规定的单位时间（闸门时间）内，记录输入的脉冲的个数。我们可以通过改变记录脉冲的闸门时间来切换测频量程。本文利用EDA技术中的Max+plusⅡ作为开发工具,设计了基于FPGA的8位十进制频率计,并下载到在系统可编程实验板的EPF10K20TC144-4器件中测试实现了其功能。-Digital frequency meter is a kind of cyclical cha
<庄青青> 在 2025-02-08 上传 | 大小：578kb | 下载：0

[VHDL编程] Verilog_tutorial

说明：Verilog_tutorial联系指导 Verilog_tutorial联系指导-Contact Verilog_tutorial contact Verilog_tutorial guidance guidance guidance Verilog_tutorial Contact
<tang> 在 2025-02-08 上传 | 大小：578kb | 下载：0

[VHDL编程] DDS

说明：基于DDS原理的几种信号发生器的设计的几篇论文，使用FPGA平台或者FPGA和PC共同平台实现-DDS-based signal generator several principles of design, the use of FPGA or FPGA platform and a common platform PC
<王霄洲> 在 2025-02-08 上传 | 大小：578kb | 下载：0

[VHDL编程] eeprom-model

说明：基于fpga的eeprom设计，适合用于eeprom的仿真-eeprom model based on FPGA
<> 在 2025-02-08 上传 | 大小：577kb | 下载：0

[VHDL编程] SAP1pond

说明：SAP1 Using VHDL instead of presenting in Proteus
<CaST> 在 2025-02-08 上传 | 大小：577kb | 下载：0

[VHDL编程] NCVerilog_tutorial-chinese

说明：linux下cadence nc_verilog工具使用教程，中文的，很详细，很适合学习-tool under linux cadence nc_verilog tutorials, Chinese, very detailed, very suitable for learning
<pz> 在 2025-02-08 上传 | 大小：577kb | 下载：0

[VHDL编程] VHDL

说明： 1、根据设计要求，完成对序列信号检测器的设计。 2、进一步加强对QuartusⅡ的应用和对VHDL语言的使用。-1, according to design requirements, to complete the sequence of the signal detector design. 2, to further strengthen the Quartus Ⅱ applications and the use of
<pppp> 在 2025-02-08 上传 | 大小：577kb | 下载：0

[VHDL编程] VGA

说明：嵌入式FPGA初学者源代码，VGA显示器驱动显示程序，调试良好，下载即可运行，自我分析学习的源代码典范-Embedded FPGA source code for beginners, VGA display driver display program, debug good download to run, self-analysis model for studying the source code
<郭力> 在 2025-02-08 上传 | 大小：577kb | 下载：0

[VHDL编程] clockdiv_teste

说明：Clock division program write in Verilog with selected divider (32 bits)
<rafaelmanfrin> 在 2025-02-08 上传 | 大小：577kb | 下载：0

[VHDL编程] rtl

说明：基于S10新品的2x2矩阵乘模块，附带双精度的乘法，除法ip核(2x2 matrix multiplication module based on S10 new product, with double precision multiplication, division IP kernel)
<Rdddd> 在 2025-02-08 上传 | 大小：577kb | 下载：0