[VHDL编程] verilog_ise_spatan3_clock

说明：verilog 时钟程序实例在ise下编译通过spatan3的芯片-Verilog clock procedures and ideally under the examples compiled by the chip spatan3
<wanglei> 在 2025-02-21 上传 | 大小：448kb | 下载：0

[VHDL编程] VHDL-vga_core(vhdl)

说明：VHDL-vga_core(vhdl).rar FPGA上实现 VGA的IP（VHDL）-VHDL-vga_core (vhdl). RarFPGA realize VGA on the IP (VHDL)
<nanotalk> 在 2025-02-21 上传 | 大小：448kb | 下载：0

[VHDL编程] EDAguide

说明：详尽的eda实验指导书，介绍vhdl在实验板上的应用，适合初学者-EDA detailed experimental guide book on the experiment on-board VHDL applications, suitable for beginners
<xiaoshuai> 在 2025-02-21 上传 | 大小：448kb | 下载：0

[VHDL编程] 4bit.elock

说明：4位电子密码锁，有详细的步骤说明，有功能仿真图，值得一看-4 electronic code locks, has detailed the steps that have functional simulation map, worth a visit
<李里> 在 2025-02-21 上传 | 大小：448kb | 下载：0

[VHDL编程] 2FFTAlgorithm-basedFPGADesign

说明：基_2FFT算法的FPGA设计与实现，适合做fpga的工程技术人员参考及设计-_2FFT Algorithm-based FPGA Design and Implementation for fpga to do engineering and design reference
<bonjour> 在 2025-02-21 上传 | 大小：448kb | 下载：0

[VHDL编程] fifo

说明：是在quartus　ＩＩ软件的中编写的ｆｉｆｏ模块的ｖｅｒｉｌｏｇ　ＨＤＬ硬件描述语言代码，提供给大家希望对大家有一定的而帮助。-fjwe fe w w4 twtw43t4 t3fsjs fsd f swefw gewr ge ger g e t 3ewutowj otweu to teow t3o tewr to t3t t3e rtweo t3w 34 t34 o3tjwkl sj ter k.
<李万林> 在 2025-02-21 上传 | 大小：447kb | 下载：0

[VHDL编程] miaobiao

说明：基于Max+plus2软件的Verilog VHDL语言的按键控制数码管显示秒表-Based on Max+plus2 software Verilog VHDL language button control digital display stopwatch
<lzhf> 在 2025-02-21 上传 | 大小：447kb | 下载：0

[VHDL编程] f_adder

说明：ise13.2环境下vhdl编写的全加器+仿真波形-ise13.2 vhdl prepared under the full adder+ simulation waveforms
<初末> 在 2025-02-21 上传 | 大小：447kb | 下载：0

[VHDL编程] CPLDpro

说明：模拟量输入卡CPLD程序，包括比较器，计数器等。-Analog Input Card CPLD procedures, including comparators, counters and so on.
<杨洋> 在 2025-02-21 上传 | 大小：447kb | 下载：0

[VHDL编程] led_flsah

说明：VHDL语言实现数码管动态显示，修改引脚即可下载实现-The VHDL language implements the digital tube dynamic display
<何婷> 在 2025-02-21 上传 | 大小：447kb | 下载：0

[VHDL编程] ALU_4bit

说明：4-bit ALU in verilog
<khang7 > 在 2025-02-21 上传 | 大小：447kb | 下载：0

[VHDL编程] 现有16位寄存器。初始值为0

说明：现有16位寄存器。初始值为0。每个时钟周期寄存器的值会左移1位，并且将输入的数据data_in作为寄存器的最低位，寄存器原来的最高位将被丢弃。要求每个周期实时输出该16位寄存器对7求余的余数data_out[20]。(Existing 16 bit register. The initial value is 0. The value of each clock cycle register will shift 1 bit to th
<echokiii> 在 2025-02-21 上传 | 大小：447kb | 下载：4