说明：这是一个用verilog编写的RSIC CPU模型，几个必要的模块都已经齐全，有兴趣的可以再完善更多的功能-This is a verilog written RSIC CPU model, several necessary modules are already complete, are interested in more features can be further improved <宇龙> 在 2025-03-15 上传
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说明：3-8译码器的输入是3个脚,输出是8个脚。用高低电平来表示输入和输出。输入是二进制。3只脚也就是3位二进制数。-3-8 decoder input is 3 feet, and the output is 8 feet. High and low input and output. Input is binary. 3 feet 3 binary number. <geng> 在 2025-03-15 上传
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说明：“双向”指的是加1还是减1操作，可以用语句 if dir=’1’ then … else实现；
“异步清零”指的是只要reset为高电平，立即清零，而不需要等待时钟脉冲（计数脉冲）到来；
“同步时钟使能”是指当enable有效时还不能立即把内部输出值加载到锁存器的数据端，而是需要等到下一个时钟，在时钟信号的控制下再相应。
-" Two-way" means plus or minus 1 operation <shuang> 在 2025-03-15 上传
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说明：FPGA设计中涉及到的速度与面积互换技巧，本工程的代码用Verilog编写，实现功能串行输入并行输出-It comes to speed and area interchangeable FPGA design skills, the project code written in Verilog function serial input parallel output <wicoboy> 在 2025-03-15 上传
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