[VHDL编程] 68013A_BULK_TRANS

说明：CY68013A异步BULK传输范例，严格按照时序描述来进行读写，对fifo实现读写，功能完善。-CY68013A asynchronous BULK transmission model, in strict accordance with the temporal descr iption to read and write, read and write to the FIFO implementation, perfect fu
<fairy> 在 2025-03-19 上传 | 大小：216kb | 下载：0

[VHDL编程] uiui

说明：8实验八：利用语言实现3-8译码器-In 8 experiments in eight : the use of language 3-8decoder
<钟安> 在 2025-03-19 上传 | 大小：216kb | 下载：0

[VHDL编程] music_top

说明：FPGA 乐曲播放器实例源码，是用verilog语言编写的-The FPGA music player instance source Verilog language
<幻雾> 在 2025-03-19 上传 | 大小：216kb | 下载：0

[VHDL编程] Verilog_VGA

说明：编程 cpld 代码 lcd 显示 编程 cpld 代码 lcd 显示-编程 cpld 代码 lcd 显示编程 cpld 代码 lcd 显示编程 cpld 代码 lcd 显示
<用彩色> 在 2025-03-19 上传 | 大小：216kb | 下载：0

[VHDL编程] LED-ZOU-MA-DENG

说明：这是基于ALTERA MAX系列低端FPGA开发板的LED走马灯源文件。压缩包包含了可以运行的整个工程。环境为QUARTUS II。-This is based ALTERA MAX series low-end FPGA development board LED lantern source files. Compressed packet contains the entire project can run. Environme
<石同享> 在 2025-03-19 上传 | 大小：216kb | 下载：0

[VHDL编程] A8255

说明：Altera Quartus Megacore of A8255 (3x8Bit PIO). Published by Altera for free after the IP Megacore portfolio has changed.
<Markus> 在 2025-03-19 上传 | 大小：216kb | 下载：0

[VHDL编程] motostep-code

说明：基于FPGA的步进电机程序，非常适合初级菜鸟学习使用入门程序，欢迎大家下载学习-FPGA stepper motor program based on primary rookie, very suitable for learning to use entry procedures, are welcome to download the learning
<zhang yang> 在 2025-03-19 上传 | 大小：216kb | 下载：0

[VHDL编程] 3weishuru8weishuchuyimaqi

说明：fpga基本操作程序3位输入8位输出译码器-Bao Kun ╃ fpga Ebanmuyou Tongtizipin
<黄艳虎> 在 2025-03-19 上传 | 大小：216kb | 下载：0

[VHDL编程] Verilog-HDL-Coding

说明：Motorala推荐的Verilog代码规范。对于VerilogHDL语言编写很有借鉴意义。-Motorala recommended Verilog code specifications. VerilogHDL language is useful for reference.
<> 在 2025-03-19 上传 | 大小：216kb | 下载：0

[VHDL编程] BCDma-verilog

说明：二进制转bcd码，很好理解，适合新手用，可以学习学习-Bcd binary switch code, well understood, suitable for novice
<changrenhe> 在 2025-03-19 上传 | 大小：216kb | 下载：0

[VHDL编程] scrambler

说明：Verilog编写的ADC加扰程序（scrambler）里边附有加扰器的说明，实验可以把数据打散，可自行写testbench测试-Verilog prepared by the ADC scrambled program (scrambler) inside with scrambler descr iption, experimental data can be broken up, write their own testbench
<王红伟> 在 2025-03-19 上传 | 大小：216kb | 下载：0

[VHDL编程] pipelined_fft_256

说明：verilog编写的并行256点fft代码(Verilog prepared parallel 256 points fft code)
<lionsde > 在 2025-03-19 上传 | 大小：216kb | 下载：0