[VHDL编程] VerilogHDLDDS

说明：简单介绍了直接数字频率合成技术(DD S)，利用DDS设计任意 波形发生器，其能够产生矩形波、正弦波、三角波、锯齿波等多种波形 -A brief introduction of direct digital frequency synthesis (DD S), the use of DDS design of arbitrary waveform generator, which can produce rectangular w
<guoguo> 在 2025-04-06 上传 | 大小：195kb | 下载：0

[VHDL编程] verilog_vga

说明：这个代码是verilog HDL 代码，实现在CRT显示器上面显示8种不同颜色的色条；-CRT display 8 different color bars verilog code
<bigchop ma> 在 2025-04-06 上传 | 大小：195kb | 下载：0

[VHDL编程] hdbn_latest.tar

说明：This “core” is actually two cores – an HDB3/HDB2/B3ZS Encoder that converts NRZ data into P and N pulses according to ITU-T G.703, and a HDB3/HDB2/B3ZS Decoder that converts P and N pulses into NRZ data according to ITU-
<chaitanya> 在 2025-04-06 上传 | 大小：195kb | 下载：0

[VHDL编程] FIRforVHDL

说明：17阶的简易低通滤波（FIR），用quartusII 实现（含实验报告）-17 Order of the simple low-pass filter (FIR), with quartusII implementation (including test report)
<kevinlyject> 在 2025-04-06 上传 | 大小：195kb | 下载：0

[VHDL编程] taxi

说明：基于FPGA的出租车计费器 所要设计的出租车计价器，要求能够显示里程数和乘客应付的费用，其中里程数精确到0．1km，乘客应付的费用精确到O．1元，显示必须以十进制的形式来进行。出租车的计费标准为：起步价6元，里程在3 km以内均为起步价；里程在3～7 km之间时，每行驶1 km增加1．6元；超过7 km时，每行驶1 km增加2．4元。-FPGA-based taxi meter by meter taxi to design, re
<wangzexiang> 在 2025-04-06 上传 | 大小：195kb | 下载：0

[VHDL编程] crossroute-R4

说明：As integrated circuits are migrated to more advanced technologies, it has become clear that crosstalk is an important physical phenomenon that must be taken into account. Crosstalk has primarily been a concern for
<sia> 在 2025-04-06 上传 | 大小：195kb | 下载：0

[VHDL编程] LIP1501CORE_dbg_interface

说明：Verilog Debug interface code
<jc> 在 2025-04-06 上传 | 大小：195kb | 下载：0

[VHDL编程] jjm

说明：用Verilog实现的crc16编码器，可以实现任意长度帧的发送信息的crc无失真编码-Implemented with Verilog crc16 encoder can send fr a mes of any length lossless coding of information crc
<陆翔> 在 2025-04-06 上传 | 大小：195kb | 下载：0

[VHDL编程] invaders_rel0300

说明：Space invadors for Spartan-3E
<Nawar> 在 2025-04-06 上传 | 大小：195kb | 下载：0

[VHDL编程] additionneur_4

说明：adder with 4 bit with its test code
<sab> 在 2025-04-06 上传 | 大小：195kb | 下载：0

[VHDL编程] Debounce

说明：VHDL编写。在CPLK开发板上设计的数字钟的去抖动电路。该模块相对独立，是学习去抖动的好资料。该模块跟我其它的8个模块配套构成一个数字钟。-Programmed with VHDL.A debouncing circuit which is part of a digital clock designed on a CPLD development board.The module is independent from others
<chzhsen> 在 2025-04-06 上传 | 大小：195kb | 下载：0

[VHDL编程] moore

说明：MOORE fsm source code in vhdl, implemented on fpga
<alyna> 在 2025-04-06 上传 | 大小：195kb | 下载：0