[VHDL编程] vhdluartmode

说明：code VHDL uart mode -code VHDL uart mode code VHDL uart mode
<o0o0o0o0o0> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] carLights-prelab

说明：vhdl sample of car lights which is a good example code for beginners for vhdl
<jshin> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] carLightsMealy

说明：carlights example with mealy based vhdl good for study
<jshin> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] UART_TRANSMITTER

说明：UART接收，使用三段式编程，非常规范，可以通过编译-UART receive, use three-step program, very standardized
<学习> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] ENCODE_8B_10B

说明：8B-10B编码，Verilog代码，通过编译，仿真，代码规范，清晰-8B-10B code, Verilog code, through the compilation, simulation, code specifications, clear
<学习> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] awgn

说明：高斯白噪声的VHDL实现。伪随机序列只能输出均匀噪声，需要打乱相关性。-awgn in vhdl
<terry.ding> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] messageschedule

说明：Para calcular las palabras de cada ronda del algoritmo SHA
<Iab> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] SONGYFQ

说明：用VHDL设计的电路，输出接到喇叭可播放乐曲“一分钱”。适合做课程设计。-Circuit design with VHDL, output to speakers can play music, " a penny." Suitable curriculum design.
<> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] ANSWER

说明：采用VHDL设计的抢答器，抢答时间10秒钟，10秒内无人抢答，则抢答按键失效。显示抢答的队伍号。适合做课程设计。-Design using VHDL Responder, Responder for 10 seconds, no answer in 10 seconds, then the answer in key failure. Display answer in team numbers. Suitable curriculum
<> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] verilog_uart_log_vhdl_uart_log

说明：verilog uart mode code VHDL uart mode -verilog uart mode code VHDL uart mode code VHDL uart mode
<o0o0o0o0o0> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] verilog_uart_log_vhdl_uart_logfdj

说明：code VHDL uart mode -code VHDL uart mode code VHDL uart mode
<o0o0o0o0o0> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] dff

说明：用VHDL语言编写的带进位、置位、复位的D触发器，异步清零D触发器，同步清零D触发器-library ieee use ieee.std_logic_1164.all use ieee.std_logic_unsigned.all entity exp7_10 is port( clk: in std_logic d: in std_logic clr: in std_logic
<jly> 在 2024-11-17 上传 | 大小：1kb | 下载：0