[VHDL编程] clock

说明：用FPGA实现的电子钟代码，可实现年、月、日、时、分、秒计时及整点报时功能，可以手动设置时间-FPGA implementation of the electronic clock code, year, month, day, hours, minutes, seconds, chronograph, and the whole hour, you can manually set the time
<袁敏杰> 在 2025-04-24 上传 | 大小：154kb | 下载：0

[VHDL编程] exp2

说明：无控制端口的加法器，用于完成两个位向量的相加。-No control port of the adder, to complete the two bit vector addition.
<sking> 在 2025-04-24 上传 | 大小：154kb | 下载：0

[VHDL编程] DACtest

说明：Spartan 3E - DAC- VHDL. It is a vhdl code for Xilinx Spartan 3E fpga to run ADC and AMP on the board via SPI interface.
<psycho374> 在 2025-04-24 上传 | 大小：154kb | 下载：0

[VHDL编程] Verilog_HDL-DDS

说明：Verilog_HDL的DDS全程仿真优化-Verilog_HDL DDS whole process simulation optimization
<李洪胜> 在 2025-04-24 上传 | 大小：154kb | 下载：0

[VHDL编程] fpga_chkdiv

说明：本文档为fpga的时钟分频实验代码，初学者可以参考使用。-fpga clock divider source code。
<秋风> 在 2025-04-24 上传 | 大小：154kb | 下载：0

[VHDL编程] zhengxiansanjiao

说明：用Verilog实现正弦波和三角波，验证过的，功能正确-Sine wave and triangular wave with Verilog and verified correct function
<高红佳> 在 2025-04-24 上传 | 大小：154kb | 下载：0

[VHDL编程] divid_frequency_7

说明：实现对输入时钟的7分频处理。使用计数器，对输入时钟进行了分频，但这样存在缺陷，有可能造成输出时钟的不稳定。-Seven points of the input clock frequency processing. Counter, on the clock input of a frequency dividing, but such defects, it may cause instability of the output cl
<李丽> 在 2025-04-24 上传 | 大小：154kb | 下载：0

[VHDL编程] RAM-Module

说明：Random Access Memory Module
<Praveen Andrew> 在 2025-04-24 上传 | 大小：154kb | 下载：0

[VHDL编程] DATA_16QAM_MAP

说明：verilog语言实现，在OFDM系统发射端，实现符号的16QAM映射-verilog language, the transmitter OFDM systems 16QAM symbol mapping
<chenyi> 在 2025-04-24 上传 | 大小：154kb | 下载：0

[VHDL编程] ZIDONGSHOUHUOJI

说明：QUARTUS平台下，VHDL编写的自动售货机源代码。基于ALTERA MAX系列FPGA开发板。绝对原创。-QUARTUS platform, VHDL source code written in vending machines. Based ALTERA MAX Series FPGA development board. Absolutely original.
<石同享> 在 2025-04-24 上传 | 大小：154kb | 下载：0

[VHDL编程] Example3

说明：一个基于FPGA的计数器的小程序，定义时钟、异步复位、同步使能信号，计算结果。-An FPGA-based counter applet, define the clock, asynchronous reset, synchronous enable signal, the calculation results.
<卢进> 在 2025-04-24 上传 | 大小：154kb | 下载：0

[VHDL编程] bing-to-cuan

说明：基于VERILOG的并行转串行程序-Based on the parallel to serial procedures VERILOG
<maowentao> 在 2025-04-24 上传 | 大小：154kb | 下载：0