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[VHDL编程] Verilog--shili
说明:Verilog实例讲解,很好的东西-Verilog examples to explain the good stuff! ! ! !<武晓栋> 在 2025-04-25 上传 | 大小:152kb | 下载:0
[VHDL编程] S16_ADC_NEW
说明:ADC7923的verilog程序,spi配置的,测试可用-ADC7923 verilog program, spi configuration, testing available<陈林> 在 2025-04-25 上传 | 大小:152kb | 下载:0
[VHDL编程] t2_manchester_coder
说明:Manchester 编码器的Verilog与VHDL实现,并分别采用moore和mealy机对其进行描述,比较了两种实现方法的不同。并且每种情况都给出了测试脚本,希望对您有用。-Manchester encoder Verilog and VHDL realization and moore and mealy machines were used to describe it, compare the two implementat<宋国志> 在 2025-04-25 上传 | 大小:152kb | 下载:0
[VHDL编程] MastersThesisPreliminaryReport
说明:developmentof a reconfigurable muti-protocol verification environment using uvm methodology<王小米> 在 2025-04-25 上传 | 大小:152kb | 下载:0
[VHDL编程] kairukaichu
说明:电力系统保护装置中使用的开入开出程序,只需要修改地址便可以跟DSP等配合使用。-The use of open power system protection device in a program, only need to modify the address can be used with DSP together.<wangfei> 在 2025-04-25 上传 | 大小:152kb | 下载:0
[VHDL编程] Clk50M_div_1HZ
说明:分频实验,将50M时钟分频为1HZ,输出LED1,闪亮-Crossover experiment, 50M clock divider is 1HZ, output LED1, shiny<王鸿雪> 在 2025-04-25 上传 | 大小:152kb | 下载:0
[VHDL编程] Clk50M_div_1HZ
说明:在FPGA上实现分频功能,最小可分辨1赫兹-clock divide<解剑絮> 在 2025-04-25 上传 | 大小:152kb | 下载:0