[VHDL编程] uart全套vhdl程序

说明：uart全套vhdl程序 测试过，完全能用
<lbbaggio> 在 2010-10-11 上传 | 大小：148.97kb | 下载：0

[VHDL编程] Example-2-3

说明：这些是verilog编程实例3,仅供参考-These are three examples of Verilog Programming for reference
<john> 在 2025-04-29 上传 | 大小：149kb | 下载：0

[VHDL编程] video_from_opencore

说明：全电视信号编码器，verilog的，看看有借鉴价值否？-video signal encoder, Verilog, to see whether the reference value?
<12> 在 2025-04-29 上传 | 大小：149kb | 下载：0

[VHDL编程] mcode

说明：一个典型的m序列发生器，生成m序列:1110010-a typical sequence generator m, m Sequence Generation : 1110010
<hailaing> 在 2025-04-29 上传 | 大小：149kb | 下载：0

[VHDL编程] FPGA_FIR

说明：VHDL语言编写的FIR滤波器源码 对于嵌入式设计者有很好的指导作用 -VHDL prepared by the FIR filter source for Embedded designers have a good role in guiding
<冯申> 在 2025-04-29 上传 | 大小：149kb | 下载：0

[VHDL编程] riscpu

说明：一个32位微处理器的verilog实现源代脉,采用5级流水线和cache技术.-a 32 Microprocessor verilog achieve pulse generation sources, used five lines and cache technology.
<大为> 在 2025-04-29 上传 | 大小：149kb | 下载：1

[VHDL编程] DS18B20_VHDL

说明：FPGA DS18B20 测试温度 VHDL源码 -FPGA DS18B20 test temperature VHDL source code
<张焱> 在 2025-04-29 上传 | 大小：149kb | 下载：0

[VHDL编程] add2

说明：两个4bit超前进位加法器实现8bit加法器-Two 4bit CLA realize 8bit adder
<徐芬> 在 2025-04-29 上传 | 大小：149kb | 下载：0

[VHDL编程] SIM

说明：MODELSIM的实验程序，在QUARTUSii中调用MODELSIM，实现仿真-ModelSim Experimental procedures QUARTUSii call MODELSIM, realize Simulation
<洪磊> 在 2025-04-29 上传 | 大小：149kb | 下载：0

[VHDL编程] 20081023154349131

说明：EDA中的45 s定时单元的VHDL源程序-EDA in the 45 s timer unit VHDL source code
<张晶瑜> 在 2025-04-29 上传 | 大小：149kb | 下载：0

[VHDL编程] fen_xy76

说明：It uses a pulse of consumer law, Raya Punuo Fu index using the formula, Several new methods sar image denoising.
<陈健陈健 > 在 2025-04-29 上传 | 大小：148kb | 下载：0

[VHDL编程] i2c

说明：I2C总线verilog仿真，quartus(I2C bus Verilog simulation, quartus)
<zed_awp > 在 2025-04-29 上传 | 大小：148kb | 下载：0