[VHDL编程] 32p-Soc-G.3DS-Proteus-ARES

说明：3D Model to Proteus/ARES 3D PCB Visualization
<Christoffer> 在 2025-03-20 上传 | 大小：64kb | 下载：0

[VHDL编程] ROM-based-sine-wave-generator-design

说明：设计基于ROM的正弦波发生器，对其编译，仿真。 具体要求： 1.正弦发生器由波形数据存储模块（ROM），波形发生器控制模块及锁存模块组成 2.波形数据存储模块（ROM）定制数据宽度为8，地址宽度为6，可存储 64点正弦波形数据，用MATLAB求出波形数据。 3.将50MHz作为输入时钟。-ROM-based sine wave generator design, its compilation,
<坐听晚风赏晚霞> 在 2025-03-20 上传 | 大小：64kb | 下载：0

[VHDL编程] Full_Adder

说明：four-bit Full Adder using gates design
<Ali> 在 2025-03-20 上传 | 大小：64kb | 下载：0

[VHDL编程] Critical-path-approach

说明：关于逻辑综合中对关键路径处理方法的研究的文件-Critical path in the logic synthesis approach for the study
<袁桂毅> 在 2025-03-20 上传 | 大小：64kb | 下载：0

[VHDL编程] 24stimer

说明：篮球24s定时器的verilog代码，内涵代码以及程序逻辑说明-basketball 24s timer code of verilog
<maxwell> 在 2025-03-20 上传 | 大小：64kb | 下载：0

[VHDL编程] filter

说明：设计一个16阶的低通FIR滤波器，对模拟信号的采样频率Fs为48KHz，要求信号的截止频率Fc=10.8kHz，输入序列位宽为9位（最高位为符号位）。-The FIR number filter example, designs a 16 ranks of low the FIR filter is a 48 khzs to the sample frequency Fs that imitates signal and request
<mr.liu> 在 2025-03-20 上传 | 大小：64kb | 下载：0

[VHDL编程] fulladder

说明：full_adder verilog module
<hanjaeyoung> 在 2025-03-20 上传 | 大小：64kb | 下载：0

[VHDL编程] tri-state-bidirectional-bus

说明：FPGA中三态双向总线的实现。以一个实 际工程中的程序来详细介绍三态双向总线实现及应用。-Implementation of FPGA in the tri-state bidirectional bus
<神小白> 在 2025-03-20 上传 | 大小：64kb | 下载：0

[VHDL编程] UartRecv

说明：verilogHDL语言编写，简单的FPGA串口程序，初学者必备。-verilogHDL language simple FPGA serial program, beginners must.
<> 在 2025-03-20 上传 | 大小：64kb | 下载：1

[VHDL编程] assg-5-(serial-bit-adder)

说明：4 bit adder using four full adder’s structural modeling style
<milind> 在 2025-03-20 上传 | 大小：64kb | 下载：0

[VHDL编程] itc99-poli2-vhd.tar

说明：VHDL source code of the ITC -VHDL source code of the ITC 99
<vivo> 在 2025-03-20 上传 | 大小：64kb | 下载：0

[VHDL编程] sddrive

说明：sd卡驱动，可以在arm FPGA，单片机上运行-sd card driver
<何其> 在 2025-03-20 上传 | 大小：64kb | 下载：0