[VHDL编程] AdditionCounter

说明： 一个带有异步复位和同步时钟使能的十进制加法计数器-Asynchronous reset and synchronization with a clock enable decimal addition counter
<John> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] FullAdder

说明：要求在Quartus II软件，利用VHDL完成层次式电路设计，电路中的元件可以用VHDL设计也可以用库元件连线构成再封装。借助EDA工具中的综合器，适配器，时序仿真器和编程器等工具进行相应处理。输入方法不限制。适配采用Cyclone系列的EP1C6Q240C8。要求综合出RTL电路，并进行仿真输入波形设计并分析电路输出波形。要求采用层次式结构设计。-Quartus II software requires the use of VHD
<John> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] duojitongxin

说明：实现环境检测，然后将数据传递给主机，并显示环境数据-To achieve environmental testing, and then pass the data to the host, and display environmental data
<liuxiaokai> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] AGC

说明：在实际系统中，由于发端功率和信道增益的变化会引起接收到的信号幅度的变化，这种变化是设计者所不希望的，因此，有必要对信号幅度进行自动增益控制(AGC)。另外，在解调器内部所有同步完成之后，如果解调输出为软输出，则需要对输出信号进行定标，以使较少的位数能够全面地反映解调数据的信息，这被称为定标AGC。AGC的实现原理大同小异，一般都是将信号幅度(能量)与固定门限比较，高于或低于门限的信息被送到调整环路滤波器，滤波器的输出用于控制可控增益放大
<开水来了> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] crc

说明：crc project by vhdl -crc project by vhdl ..............
<mohammed> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] ZNYB1

说明：CPLD测方波频率和占空比的Verilog代码-CPLD mearsure Verilog
<朱> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] zhengyu

说明：基于FPGA技术的等精度频率计设计代码，已通过调试-Based on FPGA technology, such as precision frequency meter design code has been through the debugging
<郑宇> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] fir

说明：用verilog编写的fir滤波器程序,可实现fir的硬件综合-Fir filters using verilog written procedures
<彭军伟> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] vmm_test

说明：怎样在vmm中建立不同的testcase，以测试不同的功能模块-how to build testcase
<niusl> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] 32bitshiftregister

说明：32位带锁存移位寄存器,采用verilog HDL语言编写，可用于串并转换-32-bit shift register with latches, using verilog HDL language can be used for string and convert
<张建> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] alu

说明：arithmetical-logic unit design in Verilog
<Iuliana, Chiuchisan> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] ser_test

说明：用Moore状态机测试序列1110010-Test the series"1110010" in Moore FSM
<魏武> 在 2024-11-16 上传 | 大小：1kb | 下载：0