[VHDL编程] jiancelvbo

说明：滤波器加上功率检测的verilog语言，对于嵌入式研发人员有较大的帮助，由于能力有限，请多包涵-Filters with power detection verilog language for embedded developers have a greater help, as capacity is limited, like him indulgence
<郑志龙> 在 2025-03-04 上传 | 大小：24kb | 下载：0

[VHDL编程] fft_256

说明：256点的fft，使用verilog硬件描述语言实现，可以在quartus等仿真软件仿真-failed to translate
<Cxgu> 在 2025-03-04 上传 | 大小：24kb | 下载：0

[VHDL编程] vhdl1

说明：some vhdl sourcecode for freshmen
<chenjiada> 在 2025-03-04 上传 | 大小：24kb | 下载：0

[VHDL编程] add32

说明：32 位 加法器 设计-32bits Adder
<arthur> 在 2025-03-04 上传 | 大小：24kb | 下载：0

[VHDL编程] UARTRXTX

说明：MSP430f449的max232的TX与RX问题解决-MSP430f449 the max232' s problem-solving TX and RX
<徐如> 在 2025-03-04 上传 | 大小：24kb | 下载：0

[VHDL编程] turbo_encoder

说明：在赛灵思的FPGA上实现turbo码的编码程序,使用Verilog语言实现。-Implemented on Xilinx FPGA in the turbo coding principle, the use of Verilog language.
<黄一> 在 2025-03-04 上传 | 大小：24kb | 下载：0

[VHDL编程] FPGA_interview

说明：fpga各大公司面试笔试数电部分，内容详尽-number of major companies fpga electrical part of the written interview, detailed
<日三省吾身> 在 2025-03-04 上传 | 大小：24kb | 下载：0

[VHDL编程] SystemVerilog

说明：几个systemveriog的例子，包括8-bit up counter和divide-by-2 counter-about systemverilog
<liumeng> 在 2025-03-04 上传 | 大小：24kb | 下载：0

[VHDL编程] 8CPU

说明：指令寄存器：在触发时钟的正沿触发下，寄存器将数据总线送来的指令存入寄存器； 累加器用于存放当前的结果，它也是双目运算的一个数据来源； 算术逻辑运算单元根据输入的8种不同操作码实现相应的加、与、异或、或等8种基本操作运算； 状态控制器实际上就是一个状态机，它是CPU的控制核心，用于产生一系列的控制信号，启动或停止某些部件。CPU何时进行读指令、读写I/O端口、对ROM数据的读取等操作，都是由状态机来控制的； -Instru
<王金> 在 2025-03-04 上传 | 大小：24kb | 下载：0

[VHDL编程] hdl_coding

说明：HDL coding..xihuan de hua jiu xiazai -HDL coding..xihuan de hua jiu xiazai
<otto> 在 2025-03-04 上传 | 大小：24kb | 下载：0

[VHDL编程] fixed_package

说明：Hi useful exponential code in vhdl
<prakash> 在 2025-03-04 上传 | 大小：24kb | 下载：0

[VHDL编程] multiplexer

说明：2输入多选器，一个控制端，两个输入端，一个输出，控制端来决定输出为哪个-2 input multiple-choice device, a control terminal, the two inputs, one output, control output terminal to decide which
<lizhi> 在 2025-03-04 上传 | 大小：24kb | 下载：0