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[VHDL编程] Comparators_16B
说明:verilog 实现 优化的16位比较器 可以输出大于,小于,等于。模块化设计,可扩展为32位-Verilog achieve optimization of 16 compared with the output can be greater than, less than, equal to. Modular design, which can be expanded to 32<夏虫> 在 2025-03-01 上传 | 大小:21kb | 下载:0
[VHDL编程] gongchengsheji-477
说明:基于logmap算法的vhdl的实现。 通信系统的log—map算法数字vhdl的实现-logmap algorithm based on the achievement of VHDL. The communication system log-map algorithm to achieve the number of VHDL<李超> 在 2025-03-01 上传 | 大小:21kb | 下载:0
[VHDL编程] yimazhenque
说明:47译码器器的verilog源代码,经过编译仿真的,绝对真确,对初学者很有帮助-47 decoder for verilog source code, compiled simulation, absolute authenticity, helpful for beginners<刘东辉> 在 2025-03-01 上传 | 大小:21kb | 下载:0
[VHDL编程] VerilogHDL_advanced_digital_design_code_Ch4
说明:Verilog HDL 高级数字设计源码 _chapter4-Advanced Digital Design Verilog HDL source _chapter4<lianlianmao> 在 2025-03-01 上传 | 大小:21kb | 下载:0
[VHDL编程] ARPTable_src
说明:本代码实现了利用SNMP修改ARP表,VC6.0环境下调试通过,可供参考-This code using SNMP modify ARP table, VC6.0 debugging environment through, for reference<yj> 在 2025-03-01 上传 | 大小:21kb | 下载:0