[VHDL编程] continue_bus_sync

说明：continue asynchronous bus exchange write by verilog cdoe
<Long> 在 2025-02-12 上传 | 大小：6kb | 下载：0

[VHDL编程] RTL

说明：UART RTL测试程序，用于串口调试，红色飓风E16开发板使用-UART RTL test procedures for serial debugging
<董益民> 在 2025-02-12 上传 | 大小：6kb | 下载：0

[VHDL编程] simu01

说明：spartan 3 series ADC vhdl code testbench
<onur> 在 2025-02-12 上传 | 大小：6kb | 下载：0

[VHDL编程] ALU-and-Register-File

说明：ALU&Register Files(RF)之實現和其資料路徑的組合，包含了(1)ALU(2)Register File (RF)(3)Serial-in parallel-out register file(4)ALU + RF datapath-To learn the Verilog design for ALU and Register Files which are two main building blocks of a
<sara kuo> 在 2025-02-12 上传 | 大小：6kb | 下载：0

[VHDL编程] adder

说明：A VHDL code for adding two numbers.It takes two 8bit words and give sum as output.
<Prasad.M> 在 2025-02-12 上传 | 大小：6kb | 下载：0

[VHDL编程] serial

说明：很好用的串口收发FPGA程序，代码简洁，想要的朋友们可以直接引用到子程序里，可以直接使用，经过多年工程应用了。告别大段的繁琐的官方串口程序吧。-Good use of serial transceiver FPGA program, code simple, and friends want to be a direct reference to the subroutine can be used directly, after ye
<孙飞> 在 2025-02-12 上传 | 大小：6kb | 下载：0

[VHDL编程] ddr2_mem

说明：DDR2 xilinx ipcore 头文件 可以进行读写DDR2操作的接口! 读写时注意 按照时序控制进行！-DDR2 xilinx top file， you can read or write DDR2 interface。 attention：please control it ！
<yan> 在 2025-02-12 上传 | 大小：6kb | 下载：0

[VHDL编程] turbo_encode

说明：turbo码的编码程序,verilog HDL,在ISE环境中-turbo code encoding process
<周杨兆> 在 2025-02-12 上传 | 大小：6kb | 下载：1

[VHDL编程] VHDL

说明：VHDL功能模块直接用。分有： 去抖，数码显示，任意分频。-VHDL modules directly. Points are: to shake, digital display, arbitrary frequency.
<滕野> 在 2025-02-12 上传 | 大小：6kb | 下载：0

[VHDL编程] dpll

说明：用verilog编写的全数字锁相环，包括鉴相器，模K计数器，加减脉冲模块和分频模块，都经过验证-verilog based digital phase lock loop design, including phase detector,mode K counter, increment/decrement counter and frequency divider
<chi zhang> 在 2025-02-12 上传 | 大小：6kb | 下载：1

[VHDL编程] YSW

说明：基于FPGA的使用VERILOG语言编写的四联十进制加法的程序-Decimal addition quadruple
<杜晨婷> 在 2025-02-12 上传 | 大小：6kb | 下载：0

[VHDL编程] subtraction

说明：基于FPGA的VERILOG语言的四联十六进制的减法程序-Based on quadruple hexadecimal subtraction process of FPGA VERILOG language
<杜晨婷> 在 2025-02-12 上传 | 大小：6kb | 下载：0