[VHDL编程] dattransf

说明：基于VHDL的10位定点数转浮点数模块源代码，可综合-VHDL-based set of 10 points to float the source code modules can be integrated
<云> 在 2025-04-03 上传 | 大小：2kb | 下载：0

[VHDL编程] dcm2

说明：基于Xilinx Vertex4的可综合的二级DCM模块源代码，可生成400Mhz时钟信号-Based on Xilinx Vertex4 of two integrated DCM module source code, can generate 400Mhz clock signal
<云> 在 2025-04-03 上传 | 大小：1kb | 下载：0

[VHDL编程] fifoi

说明：基于Xilinx Vertex2的可综合的2048x10位的读写可控制FIFO模块源代码，深度可控-Based on the Xilinx Vertex2 can be integrated 2048x10-bit read and write can control the FIFO module source code, the depth of controllable
<云> 在 2025-04-03 上传 | 大小：2kb | 下载：0

[VHDL编程] qudou

说明：通用的基于状态机的VHDL按键及信号去抖动模块，非常有用-Generic VHDL-based state machine keys and signal to the jitter module, very useful
<云> 在 2025-04-03 上传 | 大小：1kb | 下载：0

[VHDL编程] cd

说明：通过在进程1中检测时钟上升沿，循环累加，触发进程2，一次输出高电平，使灯发光-1 in the process of testing the clock rising edge, cycle accumulate, triggering the process of 2, a high output, so that LED lamp
<张力> 在 2025-04-03 上传 | 大小：1kb | 下载：0

[VHDL编程] COUNTER

说明：对外部输入的高频脉冲信号进行分频，应用于FPGA/CPLD .-External input of high-frequency pulse signal frequency, applies to FPGA/CPLD.
<fsdfe> 在 2025-04-03 上传 | 大小：1kb | 下载：0

[VHDL编程] divider

说明：基于Verilog的除法器设计，可以直接在Q2里面运行哦~-Verilog-based design of the divider, which can be run directly in Q2 Oh ~
<谢玮霖> 在 2025-04-03 上传 | 大小：1kb | 下载：0

[VHDL编程] 61EDA_D1051

说明：用VHDL编写的计算器：能实现简单的加减乘除四则运算-Prepared using VHDL calculator: to achieve simple addition and subtraction, multiplication and division four computing
<缺打打> 在 2025-04-03 上传 | 大小：24kb | 下载：0

[VHDL编程] sdfsugfus

说明：用VHDL编写的计算器：能实现简单的加减乘除四则运算-Prepared using VHDL calculator: to achieve simple addition and subtraction, multiplication and division four computing
<缺打打> 在 2025-04-03 上传 | 大小：10kb | 下载：0

[VHDL编程] erwertwerwe

说明：用VHDL编写的计算器：能实现简单的加减乘除四则运算-Prepared using VHDL calculator: to achieve simple addition and subtraction, multiplication and division four computing
<缺打打> 在 2025-04-03 上传 | 大小：11kb | 下载：0

[VHDL编程] xiaodou

说明：一个键盘的消抖动电路。采用了硬件形式的，同时也键入了微分环节，可以将输出的脉冲降为一个时钟周期。-A keyboard eliminate jitter circuit. Used forms of hardware, but also type of differential link pulse output can be reduced to one clock cycle.
<鸿> 在 2025-04-03 上传 | 大小：3kb | 下载：0

[VHDL编程] clock

说明：可以实现时间调节，十二，二十四小时转换，定时，闹钟的时钟-Can be time-conditioning, 12, 24 hours conversion, time, alarm clock
<王明> 在 2025-04-03 上传 | 大小：407kb | 下载：0