资源列表
[VHDL编程] 100vhdl
说明:VHDL常用实例,适合初学者,有计时器等常用例子-Common examples of VHDL, suitable for beginners, there are examples of commonly used timer, etc.<xuxiaoling> 在 2025-04-30 上传 | 大小:228kb | 下载:0
[VHDL编程] diantikongzhiqi
说明:基于Verilog的八层电梯设计,能够实现自动化的电梯控制。-Verilog based on the eight-lift designed to automate the elevator control.<xiaohao> 在 2025-04-30 上传 | 大小:120kb | 下载:0
[VHDL编程] delay_line
说明:延迟线模块的verilog代码,延迟线模块是数字电路设计常用的模块-Delay-line module Verilog code, delay-line module is commonly used in digital circuit design module<zhangjing> 在 2025-04-30 上传 | 大小:1kb | 下载:0
[VHDL编程] FPGAPROGRAMCHAPTER6
说明:FPGA开发板上写的Verilog代码: 功能是从电脑端发送一个字节,然后把它接收回来。 -FPGA development board to write the Verilog code: function is from the client computer sends a byte, and then receive it back.<duncan> 在 2025-04-30 上传 | 大小:21kb | 下载:0
[VHDL编程] keydebounce
说明:FPGA中按键弹跳消除模块的研究与应用,原理和例子都非常好-FPGA to eliminate bounce in key research and application modules, principles and examples are very good<mcuxxq> 在 2025-04-30 上传 | 大小:225kb | 下载:0
[VHDL编程] shuzizhong
说明:设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟,并具有定时与闹钟功能,能在设定的时间发出闹铃音,能非常方便地对小时、分钟和秒进行手动调节以校准时间,每逢整点,产生报时音报时。 实验平台: 1. 一台PC机; 2. MAX+PLUSII10.1。 Verilog HDL语言实现,还有完整的实验报告-The design of a can be hours, minutes, seconds time of<盼盼> 在 2025-04-30 上传 | 大小:416kb | 下载:0