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[VHDL编程100vhdl

说明:VHDL常用实例,适合初学者,有计时器等常用例子-Common examples of VHDL, suitable for beginners, there are examples of commonly used timer, etc.
<xuxiaoling> 在 2025-04-30 上传 | 大小:228kb | 下载:0

[VHDL编程diantikongzhiqi

说明:基于Verilog的八层电梯设计,能够实现自动化的电梯控制。-Verilog based on the eight-lift designed to automate the elevator control.
<xiaohao> 在 2025-04-30 上传 | 大小:120kb | 下载:0

[VHDL编程delay_line

说明:延迟线模块的verilog代码,延迟线模块是数字电路设计常用的模块-Delay-line module Verilog code, delay-line module is commonly used in digital circuit design module
<zhangjing> 在 2025-04-30 上传 | 大小:1kb | 下载:0

[VHDL编程DCT

说明:用于视频图像编码的8×8DCT变换,可用于MPEG4.H263等VHDL编程-For video images encoded 8 × 8DCT transform, can be used to MPEG4.H263 such as VHDL Programming
<zs> 在 2025-04-30 上传 | 大小:106kb | 下载:0

[VHDL编程Huffman

说明:用于视频运动图像编码的HUFFMAN编码,可广泛运用于MPEG-Moving Picture for video coding Huffman coding, can be widely applied to MPEG
<zs> 在 2025-04-30 上传 | 大小:1.5mb | 下载:0

[VHDL编程VGADIY

说明:自己编的VGA彩条信号发生器verilog ise环境-Own the VGA color signal generator verilog ise Environment
<mcuxxq> 在 2025-04-30 上传 | 大小:407kb | 下载:0

[VHDL编程FPGACOM

说明:FPGA编程实现串口通信,源代码全。包括仿真程序。-FPGA programming serial communications, the entire source code. Including the simulation program.
<duncan> 在 2025-04-30 上传 | 大小:1kb | 下载:0

[VHDL编程FPGAPROGRAMCHAPTER6

说明:FPGA开发板上写的Verilog代码: 功能是从电脑端发送一个字节,然后把它接收回来。 -FPGA development board to write the Verilog code: function is from the client computer sends a byte, and then receive it back.
<duncan> 在 2025-04-30 上传 | 大小:21kb | 下载:0

[VHDL编程divide

说明:除法器-Divider
<wangzhide> 在 2025-04-30 上传 | 大小:2kb | 下载:0

[VHDL编程keydebounce

说明:FPGA中按键弹跳消除模块的研究与应用,原理和例子都非常好-FPGA to eliminate bounce in key research and application modules, principles and examples are very good
<mcuxxq> 在 2025-04-30 上传 | 大小:225kb | 下载:0

[VHDL编程8-bit

说明:最基本的vhdl運算,採用8bit作乘法器,將兩串8bit的值輸入之後進行相乘-VHDL basic computing, the use of 8bit for the multiplier, will be the value of two strings of 8bit input multiplied after
<王小居> 在 2025-04-30 上传 | 大小:1kb | 下载:0

[VHDL编程shuzizhong

说明:设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟,并具有定时与闹钟功能,能在设定的时间发出闹铃音,能非常方便地对小时、分钟和秒进行手动调节以校准时间,每逢整点,产生报时音报时。 实验平台: 1. 一台PC机; 2. MAX+PLUSII10.1。 Verilog HDL语言实现,还有完整的实验报告-The design of a can be hours, minutes, seconds time of
<盼盼> 在 2025-04-30 上传 | 大小:416kb | 下载:0
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