[VHDL编程] ROM

说明：使用verilog语言实现对altera下cycloneII系列FPGA的片上ROM的创建，读写，调用IP核-Use verilog language to achieve altera under the cycloneII series FPGA on-chip ROM to create, read and write, call IP core
<张仑仑> 在 2024-11-12 上传 | 大小：36kb | 下载：0

[VHDL编程] ALTERA_FPGA_SDRAM

说明：使用ALTERA的FPGA控制SDRAM的verilog程序-Use ALTERA s FPGA to control SDRAM s verilog program
<李> 在 2024-11-12 上传 | 大小：12.45mb | 下载：0

[VHDL编程] 21_flash_ddr_lcd

说明：flash与DDR3的程序，verilogHDL语言描述的程序-flash and ddr3 verilogHDL soft
<冰海情> 在 2024-11-12 上传 | 大小：6.82mb | 下载：0

[VHDL编程] 11_ddr3_test

说明：ddr3的操作程序，用Veriloghdl写的FPGA程序-ddr3 veirloghdl operater xinlinx FPGA
<冰海情> 在 2024-11-12 上传 | 大小：5.75mb | 下载：0

[VHDL编程] fm

说明：FM调频的FPGA程序，用ALTERA的FPGA实现-FM altera fpga veriloghdl
<冰海情> 在 2024-11-12 上传 | 大小：1.18mb | 下载：0

[VHDL编程] SPI

说明：通过SPI协议使用Verilog显示流水灯。-Verilog is used to display the flow lamp via the SPI protocol.
<lizheqing> 在 2024-11-12 上传 | 大小：210kb | 下载：0

[VHDL编程] tinycpufiles

说明：TinyCPU源码,使用Verilog编写的资源占用极少的CPU。Quartus工程，可跑在Altera MAXII CPLD上,也很方便移植到其他FPGA上。CPU使用200个逻辑单元，外设(SPI,LCD等)使用180个逻辑单元。 内含汇编编译器源码(VC2008)，可编译CPU对应的汇编文件。-The sourcecode of TinyCPU, which only consumed very few logical cel
<肖海云> 在 2024-11-12 上传 | 大小：59kb | 下载：0

[VHDL编程] CLOCK

说明：实现电子钟，连接数码管显示，手写原创，使用CYCLONE V ，已经验证成功，附上工程文件-Implement electronic clock, use CYCLONE V, has been successfully verified, attach the project file
<陈俊奕> 在 2024-11-12 上传 | 大小：14.98mb | 下载：0

[VHDL编程] LSD

说明：用VHDL语言写的流水灯，适用于最新的CYCLONE V 实验环境，工程文件附上，管脚分配已经完成。需要实验书可联系2942551049@qq.com-VHDL language used to write the water lights for the latest CYCLONE V test environment, engineering documents attached, pin assignment has been
<陈俊奕> 在 2024-11-12 上传 | 大小：6.22mb | 下载：0

[VHDL编程] FPGA_exp2

说明：调节数码管显示的文件，适用于CYCLONE II 开发板， 用VHDL语言编写，非常适合移植进数字钟中以实现调节时间的功能。 多模块设计简单明了。-Adjust digital display files for CYCLONE II development board, using VHDL language, it is very suitable for transplantation into digital clock to
<陈俊奕> 在 2024-11-12 上传 | 大小：6.49mb | 下载：0

[VHDL编程] VGA

说明：VGA显示彩条，作为调试VGA接口的小程序。完整工程奉上。-VGA display color bars as small debugging VGA connector. Complete engineering offer.
<陈俊奕> 在 2024-11-12 上传 | 大小：21.53mb | 下载：0

[VHDL编程] aes-128_pipelined_encryption

说明：AES 加密算法 基于流水线设计 成熟IP core-AES encryption algorithm based on pipeline design mature IP core
<慕容若枫> 在 2024-11-12 上传 | 大小：508kb | 下载：0