[VHDL编程] Synthesizable_FIFO_verilog

说明：Synthesizable FIFO Model This example describes a synthesizable implementation of a FIFO. The FIFO depth and FIFO width in bits can be modified by simply changing the value of two parameters, `FWIDTH and `FDEPTH. For t
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[VHDL编程] Content_Addressable_Memory

说明：Content Addressable Memory 的verilog源代码。经过modelsim仿真。-Content Addressable Memory of Verilog source code. After ModelSim simulation.
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[VHDL编程] VerilogHDL_advanced_digital_design_code_Ch4

说明：Verilog HDL 高级数字设计源码 _chapter4-Advanced Digital Design Verilog HDL source _chapter4
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[VHDL编程] VerilogHDL_advanced_digital_design_code_Ch5

说明：Verilog HDL 高级数字设计源码 _chapter5-Advanced Digital Design Verilog HDL source _chapter5
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[VHDL编程] VerilogHDL_advanced_digital_design_code_Ch6

说明：VerilogHDL_advanced_digital_design_code_Ch6 Verilog HDL 高级数字设计源码ch6-Advanced Digital Design VerilogHDL_advanced_digital_design_code_Ch6Verilog HDL source CH6
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[VHDL编程] VerilogHDL_advanced_digital_design_code_Ch7

说明：VerilogHDL_advanced_digital_design_code_Ch7 Verilog HDL 高级数字设计 源码ch7-Advanced Digital Design VerilogHDL_advanced_digital_design_code_Ch7Verilog HDL source CH7
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[VHDL编程] rs

说明：RS编码，verilog编写，可以自定义多项式，(255,233)和(204,188)均可。-RS coding, verilog prepared, can customize the polynomial, (255,233) and (204188) may.
<sunwind> 在 2024-11-18 上传 | 大小：5kb | 下载：0

[VHDL编程] div

说明：
<horse> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] veriloggoldenreferenceguide

说明：verilog golden reference guide.pdf
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[VHDL编程] geleicounter

说明：开发环境是FPGA开发工具，格雷码计数器的VHDL程序-Development environment is the FPGA development tools, Gray code counter VHDL procedures
<horse> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] xilinxUSB

说明：XILINX USB程序-XILINX USB program
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[VHDL编程] VerilogHDL_advanced_digital_design_code_Ch8

说明：VerilogHDL_advanced_digital_design_code_Ch8 VerilogHDL高级数字设计源码Ch8-Advanced digital design VerilogHDL_advanced_digital_design_code_Ch8VerilogHDL source CH8
<宇飞> 在 2024-11-18 上传 | 大小：29kb | 下载：0