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[VHDL编程H.264_VHDL

说明:VHDL语言实现H.264的opencore,内涵说明文档、源码和文献等资料。 -VHDL language H.264 realize the opencore, meaning that documents, information such as source code and documentation.
<Jimmy Huang> 在 2024-12-23 上传 | 大小:3.2mb | 下载:1

[VHDL编程stbc.tar

说明:stbc空时编码源码,非常好的程序。verilog程序-STBC Space-Time Coding Source, very good program. Verilog program
<blizzard> 在 2024-12-23 上传 | 大小:9kb | 下载:1

[VHDL编程EDA

说明:数字钟的实现 FPGA上运行 VHDL编写-Digital clock running on the FPGA to achieve the preparation of VHDL
<周蕾> 在 2024-12-23 上传 | 大小:16.35mb | 下载:1

[VHDL编程PS2

说明:基于EPM1270的PS2键盘鼠标驱动源码Verilog-Based on the EPM1270 the PS2 keyboard and mouse-driven Verilog source
<cx> 在 2024-12-23 上传 | 大小:468kb | 下载:1

[VHDL编程VCchuankou

说明:verilog ADPLL file with testbench
<xgh> 在 2024-12-23 上传 | 大小:202kb | 下载:1

[VHDL编程FPGAdezizhixingSPWMboChengXu

说明:基于FPGA的自治型SPWM波形发生器的设计!正弦脉宽调制(SPWM)技术在以电压源逆变电路为核心的电力电子装置中有着广泛的应用,如何产生SPWM脉冲序列及其实现手段是PWM技术的关键。大家共同探讨哈!-FPGA based SPWM autonomy-based waveform generator design! Sinusoidal pulse width modulation (SPWM) technology in the v
<小喻> 在 2024-12-23 上传 | 大小:4kb | 下载:1

[VHDL编程freq

说明:智能频率计 1. 频率测量范围为1Hz~1MHz 2. 当频率在1KHz以下时采用测周方法 其它情     况采用测频方法.二者之间自动转换 3. 测量结果显示在数码管上,单位可以是Hz(H)、    KHz(AH)或MHz(BH)。 4. 测量过程不显示数据,待测量结果结束后,直接显示结果。 -Intelligent frequency meter 1. Frequency measurement
<谭超> 在 2024-12-23 上传 | 大小:233kb | 下载:1

[VHDL编程adder_32

说明:超前进位加法器是通常数字设计所必备的,本程序为32位超前进位加法器-CLA is usually necessary for digital design, the procedure for 32-bit CLA
<zhaohongliang> 在 2024-12-23 上传 | 大小:1kb | 下载:1

[VHDL编程16_FIR

说明:16阶FIR滤波器--本设计用VERILOG HDL语言串行DA算法实现16阶有限频率响应滤波器!-16-order FIR filter- this design language VERILOG HDL serial DA algorithm limited frequency response of 16-order filter!
<yuming > 在 2024-12-23 上传 | 大小:781kb | 下载:1

[VHDL编程onchip_memory_0

说明:在线仿真调试的存储器代码,可在ISE或quartus下完成调试-Online simulation of the memory debugging code can be accomplished under the ISE or Quartus debugging
<> 在 2024-12-23 上传 | 大小:1kb | 下载:1

[VHDL编程alu_16

说明:三种16位整数运算器的ALU设计方法,调用库函数74181(4位ALU),组成串行16位运算器。(用74181的正逻辑) B.调用库函数74181和74182,组成提前进位16位运算器。(用74181的正逻辑) 注意:调74181库设计,加进位是“0”有效,减借位是“1”有效,所以最高位进位或借位标志寄存器要统一调整到高有效 C.用always @,case方式描述16位运算器。-Three 16-bit integer
<yifang> 在 2024-12-23 上传 | 大小:1kb | 下载:1

[VHDL编程ARM7_verilog

说明:arm 7 verilog code used setup soc
<chen> 在 2024-12-23 上传 | 大小:61kb | 下载:1
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