[VHDL编程] gcd3

说明：用verilog代码编写的GCD即找两个数之间的最大公约数的FPGA工程。-Verilog code written with the GCD of two numbers that find the common denominator between the FPGA project.
<袁媛> 在 2025-04-23 上传 | 大小：297kb | 下载：0

[VHDL编程] SQRT

说明：用verilog代码编写的求整数平方根的FPGA工程。-Verilog code written request with the integer square root of the FPGA project.
<袁媛> 在 2025-04-23 上传 | 大小：232kb | 下载：0

[VHDL编程] 4bit-adder_verilog

说明：4位全加法器的modelsim工程带testbench-Four full-adder modelsim project with testbench
<d> 在 2025-04-23 上传 | 大小：40kb | 下载：0

[VHDL编程] 2.5

说明：8位bcd码计数器带testbench工程，好用-8-bit bcd counter with testbench code works, easy to use
<d> 在 2025-04-23 上传 | 大小：67kb | 下载：0

[VHDL编程] 3.1

说明：加法树乘法器带testbench好用的工程-Adder tree multiplier with testbench-use project
<d> 在 2025-04-23 上传 | 大小：74kb | 下载：0

[VHDL编程] 3.2

说明：查找表乘法器带testbench好用的工程-Easy to use look-up table multiplier works with testbench
<d> 在 2025-04-23 上传 | 大小：102kb | 下载：0

[VHDL编程] 3.3

说明：布尔乘法器带testbench好用的工程啊-Boolean multiplier works with testbench nice ah
<d> 在 2025-04-23 上传 | 大小：104kb | 下载：0

[VHDL编程] 3.4

说明：移位除乘法器带testbench好用的工程-Useful addition to the shift multiplier works with testbench
<d> 在 2025-04-23 上传 | 大小：208kb | 下载：0

[VHDL编程] hdb3

说明： hdb3码的编码与译码源代码 用于编码调制系统-hdb3 code encoding and decoding for coded modulation system source code
<nielei> 在 2025-04-23 上传 | 大小：1kb | 下载：0

[VHDL编程] booth

说明：比较好的带符号数乘法的方法是布斯(Booth)算法。它采用相加和相减的操作计算补码数据的乘积。Booth算法对乘数从低位开始判断，根据两个数据位的情况决定进行加法、减法还是仅仅移位操作。判断的两个数据位为当前位及其右边的位(初始时需要增加一个辅助位0)，移位操作是向右移动。-Signed multiplication better way to Booth (Booth) algorithm. It uses the sum and s
<jj> 在 2025-04-23 上传 | 大小：436kb | 下载：0

[VHDL编程] s

说明：counter confn dlatch dreg parity srlatch 源代码-counter confn dlatch dreg parity srlatch source
<jj> 在 2025-04-23 上传 | 大小：2kb | 下载：0

[VHDL编程] x

说明：ALU flop Detector110 等源代码-ALU flop Detector110 source code, etc.
<jj> 在 2025-04-23 上传 | 大小：2kb | 下载：0