[VHDL编程] 1

说明：频率计程序cpld-Frequency counter counting procedures
<黄倩> 在 2025-04-30 上传 | 大小：1kb | 下载：0

[VHDL编程] 3

说明：频率计闸门信号-Gate signal frequency meter
<黄倩> 在 2025-04-30 上传 | 大小：7kb | 下载：0

[VHDL编程] RS232RefComp

说明：rs232 接口程序程序 fpga开发版程序-rs232 interface to fpga Developer Program Program Program
<jimmy> 在 2025-04-30 上传 | 大小：3kb | 下载：0

[VHDL编程] ILI9481IC-RGBPspi

说明：ILI9481IC RGB接口用spi点屏的方法，非常有用，申请站长加精-ILI9481IC RGB screen interface with spi point method, very useful application for owners of Concentrate
<陈一诗> 在 2025-04-30 上传 | 大小：47kb | 下载：0

[VHDL编程] motor-control

说明：可逆计数器，有多重用途，可独立应用，亦可作为系统的一个模块！使用方便，-cycle count
<小吴> 在 2025-04-30 上传 | 大小：1kb | 下载：0

[VHDL编程] jkdff

说明：本工程为jk触发器的verilog语言程序工程，安全有效，可独立使用，可作为一个独立的模块。-This project is jk flip-flop verilog language program works, is safe and effective, can be used independently as a separate module.
<小吴> 在 2025-04-30 上传 | 大小：241kb | 下载：0

[VHDL编程] R_m_counter

说明：本工程为一个可变模的可逆计数器，通过外部设置可以改变模数，方便使用！-This project is a model of reversible variable counter, setting can be changed by an external module, easy to use!
<小吴> 在 2025-04-30 上传 | 大小：4kb | 下载：0

[VHDL编程] dpll

说明：本工程为锁相环，采用全数字系统设计，输出频率在10M~100M之间！可改进。-This project is phase-locked loop, all-digital system design, the output frequency between the 10M ~ 100M! Can be improved.
<小吴> 在 2025-04-30 上传 | 大小：427kb | 下载：0

[VHDL编程] I2C

说明：本文件是在quartus II环境下编译的，功能为I2c控制模块。可作为IP核使用！-This document is compiled in quartus II environment, the function I2c control module. Can be used as IP core to use!
<小吴> 在 2025-04-30 上传 | 大小：17kb | 下载：0

[VHDL编程] qiangdaqi4ren

说明：运用VHDL语言编写的程序，实现四人抢答的功能。-Programs written using VHDL language, to achieve four answer in the function.
<damon> 在 2025-04-30 上传 | 大小：808kb | 下载：0

[VHDL编程] Responder-control-system-design

说明：基于VHDL 语言的8 路抢答器控制系统设计，8 路抢答器控制系统； EDA； CPLD； VHDL； 仿真-8 Based on VHDL language Responder control system design, control system 8 Responder EDA CPLD VHDL Simulation
<damon> 在 2025-04-30 上传 | 大小：97kb | 下载：0

[VHDL编程] counter10

说明：基于VHDL语言的十进制计数器设计，8 路抢答器控制系统； EDA； CPLD； VHDL； 仿真-VHDL language based on the decimal counter design, 8-way Responder control system EDA CPLD VHDL Simulation
<damon> 在 2025-04-30 上传 | 大小：174kb | 下载：0