[VHDL编程] skills_of_ModelSim

说明：modelsim使用技巧大全，包括使用教程，例子，心得等等。详细描述了如何通过modelsim进行仿真设计，是初学者需要的资料-Encyclopedia of use modelsim skills, including the use of tutorials, examples, experiences and so on. Described in detail how to design modelsim simulation
<二米阳光> 在 2025-02-03 上传 | 大小：1.55mb | 下载：0

[VHDL编程] Modelsim_fredevider_testbench_TEXTIO

说明：此文档通过分频器的例子描述了如何使用modelsim，如何编写testbench以及textio的使用-This document is an example through the divider describes how to use the modelsim, how to write a testbench and use textio
<二米阳光> 在 2025-02-03 上传 | 大小：250kb | 下载：0

[VHDL编程] EDA_and_VHDL

说明：此压缩包是很好的vhdl教程，详细的介绍了vhdl基础，并且详细讲解了dsp设计-This package is a good tutorial vhdl, vhdl detail of the base, and detailed design on the dsp
<二米阳光> 在 2025-02-03 上传 | 大小：6.93mb | 下载：0

[VHDL编程] FPGA

说明：FPGA教程ppt，初学者的入门课程，此外也介绍了常用的器件-FPGA tutorial ppt, the introductory courses for beginners, also introduced a device commonly used
<二米阳光> 在 2025-02-03 上传 | 大小：19.29mb | 下载：0

[VHDL编程] EPM240_SCH_and_program

说明：EPM240 cpld 原理图+程序。 Verilog HDL语言。 程序有正弦波发生器，ADC0804直流采样和显示，汉字滚动，交通灯，键盘，显示程序，计数器等等。-Schematic diagram+ EPM240 cpld procedures. Sine wave generator procedures, ADC0804 DC sampling and showed that Chinese scroll, traff
<student88> 在 2025-02-03 上传 | 大小：645kb | 下载：0

[VHDL编程] verilog_pli

说明：pli函数在verilog中大量应用，但介绍pli的资料并不多，压缩包中的文档是我搜集的pli的资料，希望有对你有帮助。-Pli system fuction is used in verilog language, but material related pli in domestic is rare. the rar package is my collection on pli , hop it is useful.:)
<jhv> 在 2025-02-03 上传 | 大小：2.13mb | 下载：0

[VHDL编程] ep_rom

说明：采用VerilogHdl语言编写的，介于FPGA的EPROM的开发读写-VerilogHdl the use of languages, ranging from the development of FPGA to read and write the EPROM
<Kevin Yu> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] Generatedsinewave

说明：把程序下载到FPGA中，使其能够产生正弦波，实现其工哪呢个-The process of downloading to the FPGA to enable it to have a sine wave, which can achieve its work months
<zjs> 在 2025-02-03 上传 | 大小：6kb | 下载：0

[VHDL编程] demtang09

说明：the proramme is created to be examble to leran verilog programming. it s porpuse is crease the number is 7-segment from 0 to 9.
<connit1986> 在 2025-02-03 上传 | 大小：314kb | 下载：0

[VHDL编程] dem4bit_hienthi

说明：the verilog source code for being an examble to counts 4-bit number and display in 7-segment.
<connit1986> 在 2025-02-03 上传 | 大小：311kb | 下载：0

[VHDL编程] alu

说明：The examble to discribe a simple ALU.
<connit1986> 在 2025-02-03 上传 | 大小：250kb | 下载：0

[VHDL编程] DDS

说明：我们小组共了一个月做的DDS,程序核心用的是Verilog HDL,有仿真波形,输出正弦波,方波,及三角波,步进可调.频率范围1HZ--10MHZ-Our group for a month to do a total of DDS, the procedure is used in the core of Verilog HDL, there are simulation waveform, the output sine wave,
<tiancheng> 在 2025-02-03 上传 | 大小：115kb | 下载：0