[VHDL编程] crc

说明：crc32的 vhdl实现源代码，对crc原理有说明-crc32 to achieve the vhdl source code, has made it clear that the principle of the crc
<张峰> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] xilnx_sata

说明：xilinx 的sata解决方案，已对其中内容作了修改，可实现综合-sata the xilinx solutions have been made to amend the contents of which can be used
<张峰> 在 2025-02-02 上传 | 大小：64kb | 下载：0

[VHDL编程] gsrd_7_1_2

说明：xilinx下的Gbit级通行参考设计，已经过本人验证-Gbit-class xilinx passage under the reference design, I have been to verify
<张峰> 在 2025-02-02 上传 | 大小：17.83mb | 下载：0

[VHDL编程] ADControl

说明：用verilog实现，ADC控制，源代码，可进行仿真-Verilog with the realization of, ADC control, source code, can be simulated
<代鑫> 在 2025-02-02 上传 | 大小：136kb | 下载：0

[VHDL编程] Verilog_Traffic_light_controller

说明：Verilog实现的交通灯控制的程序 运行通过无语法错误-Verilog realization of the control of traffic lights run through the non-syntax error
<YangPeng> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] Verilog_Music_liangzhu

说明：Verilog实现的一首好听的音乐 梁祝，希望对大家有帮助-Verilog realization of a good music Butterfly, I hope all of you help
<YangPeng> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] Verilog_phone_countpay

说明：VerilogHDL编写的一个电话计费程序 具有一定的代表性-VerilogHDL prepared a telephone billing procedures for a certain degree of representativeness
<YangPeng> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL

说明：VHDL语法入门 1.1 VHDL程序构件 1.2 文法规则 1.3 数据对象及类型 1.4 运算符与表达式 1.5 VHDL语句 1.6 进程与子程序 1.7 资源库与程序包-Introduction to VHDL syntax 1.2 Component 1.1 VHDL procedures grammar rules and type of data object 1.3 Operators 1.4
<王强> 在 2025-02-02 上传 | 大小：21kb | 下载：0

[VHDL编程] ZHEJIANG_VHDL

说明：浙江大学的VHDL讲义，内容翔实丰富，对想掌握这门语言的同学用处极大，我觉得不错，与大家一同分享。-Materials, Zhejiang University of VHDL, rich informative, and would like to master the language the students use great, I feel good to share with you.
<王强> 在 2025-02-02 上传 | 大小：374kb | 下载：0

[VHDL编程] Subroutine

说明：VHDL常用的22个子程序，适合入门的学习-22 sub-VHDL procedures commonly used for the learning portal
<王张刚> 在 2025-02-02 上传 | 大小：23kb | 下载：0

[VHDL编程] all_packages_20080525.tar

说明：FMF VHDL Models All the FMF models are VHDL 93 and VITAL 2000 compliant and require the VITAL 2000 library for correct compilation. They are designed for timing backannotation by means of an SDF file. The intrinsic
<ledo> 在 2025-02-02 上传 | 大小：20kb | 下载：0

[VHDL编程] Test_LED[1]

说明：用VHDL实现的一个工程，可以参考来学习FPGA的设计-VHDL achieved with a project, you can reference to learn the design of FPGA
<卫立波> 在 2025-02-02 上传 | 大小：3.41mb | 下载：0