[VHDL编程] S6_LCD_V

说明：利用FPGA和硬件描述语言来控制字符型液晶显示器的读写-The use of FPGA and hardware descr iption language to control the read and write character LCD display
<刘飞> 在 2025-02-02 上传 | 大小：797kb | 下载：0

[VHDL编程] song

说明：歌曲是什么名字我忘了，代码仅提供一个用verilog编写音乐的模板，想编写什么音乐就往里边套用格式就行了。 本程序无法用软件实现仿真音乐效果，当然可以仿真波形输出，真实音乐效果需用开发板仿真才行，所以就不附仿真图了 用quartus2软件打开即可。 -What are the names of songs I forgot, the code with verilog only prepared to provide a t
<杨帆> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] S8_VGA

说明：1。源文件保存在src目录，QII的工程文件保存在Proj目录； 2。程序实现的功能是在VGA显示器上显示彩色条纹，共8种颜色， 可以使用嵌入式逻辑分析仪观测信号； 3。modelsim仿真文件在proj--simulation--modelsim中 4。具体设计参考代码。-1. Source file stored in the src directory, QII stored in the project fil
<刘飞> 在 2025-02-02 上传 | 大小：614kb | 下载：0

[VHDL编程] dianti

说明：用verilog写的电梯控制器内附测试文件和实验报告 -Use verilog to write elevator controller with the test documentation and test reports
<黎德才> 在 2025-02-02 上传 | 大小：653kb | 下载：0

[VHDL编程] jiafaqi

说明：Verilog 16位超前进位加法器源码-Verilog 16 bit CLA source
<黎德才> 在 2025-02-02 上传 | 大小：4kb | 下载：0

[VHDL编程] VerilogHDL44keyboard

说明：verilog hdl 4*4 矩阵键盘，去抖-verilog hdl 4* 4 matrix keyboard, to tremble
<黎德才> 在 2025-02-02 上传 | 大小：39kb | 下载：0

[VHDL编程] correlator

说明：代码主要说明了乘积检波器的vhdl描述，同时压缩包中还附带的与之相关的rom,mul4*4乘法器的vhdl描述。 用quartus2软件即可打开使用。-Code shows the main detectors of vhdl product descr iptions, at the same time compressed package also comes with associated rom, mul4* 4 multi
<杨帆> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdl-clock

说明：数字时钟的VHDL课程设计 涉及到的几个要点有 分频模块 时分秒模块 扫描模块 显示模块-Digital Clock Design of VHDL course of a few key points related to one of those who every minute frequency module module module module scan
<li> 在 2025-02-02 上传 | 大小：104kb | 下载：0

[VHDL编程] liushuideng

说明：流水灯程序，１．在ＣＨ－３实验平台上通过ＬＥＤ０～ＬＥＤ７八位ＬＥＤ发光二极管实现流水灯显示，流水效果为LED灯依次亮起，第二个灯亮时第一个熄灭２．用按键切换产生２种流水效果-Process water lights, 1. CH-3 in the experimental platform LED0 ~ LED7 through eight light-emitting diode LED lights show the achiev
<赵剑平> 在 2025-02-02 上传 | 大小：1.69mb | 下载：0

[VHDL编程] sfifo_srl

说明：针对XILINX FPGA特有的SRLC16E器件，实现的同期FIFO. 特点：宽度深度可配置，面积小。-SRLC16E Based Synthesise FIFO Implement by Xilinx FPGA. The Size is small and FIFO Width, Length can be configured.
<seiya> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] ddr2_hamdec64

说明：VHDL实现的64bit海明码解码模块。 可适用于 Xilinx FPGA, Altera FPGA。-VHDL Implement 64bit Hamming Code （decode）
<seiya> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] ddr2_hamenc64

说明：VHDL实现的64bit海明码编码模块。 可适用于 Xilinx FPGA, Altera FPGA。-VHDL Implement 64 bit Hamming Code (encode)
<seiya> 在 2025-02-02 上传 | 大小：1kb | 下载：0